阅读说明：本技术 一种三维异质集成芯片及其制备方法 (Three-dimensional heterogeneous integrated chip and preparation method thereof ) 是由 宋志棠 雷宇 陈邦明 于 2019-10-28 设计创作，主要内容包括：本申请提供一种三维异质集成芯片及其制备方法,该芯片包括：第一芯片；第一芯片包括：第一衬底、第一有源区层、第一金属层、第一介电层和第一通孔；第一衬底、第一有源区层、第一金属层和第一介电层依次层叠连接,第一通孔设于第一介电层内部,第一通孔连接第一金属层和第一介电层外部；第二芯片,第二芯片包括第二衬底、第一存储层、第二介电层和第二通孔；第一存储层与第二衬底连接,第二介电层与第一存储层连接,第二通孔设于第二介电层内部,第二通孔连接第二存储层和第二介电层外部；第一芯片内部设有第一导电通道,第一导电通道的一端连接第一金属层,第一导电通道的另一端连接第一衬底外部,第一导电通道作为该芯片的输入端或输出端。(The application provides a three-dimensional heterogeneous integrated chip and a preparation method thereof, wherein the chip comprises: a first chip; the first chip includes: the semiconductor device comprises a first substrate, a first active region layer, a first metal layer, a first dielectric layer and a first through hole; the first substrate, the first active region layer, the first metal layer and the first dielectric layer are sequentially connected in a laminated mode, the first through hole is formed in the first dielectric layer, and the first through hole is connected with the first metal layer and the outer portion of the first dielectric layer; a second chip including a second substrate, a first memory layer, a second dielectric layer, and a second via; the first storage layer is connected with the second substrate, the second dielectric layer is connected with the first storage layer, the second through hole is formed in the second dielectric layer, and the second through hole is connected with the second storage layer and the outside of the second dielectric layer; the first chip is internally provided with a first conductive channel, one end of the first conductive channel is connected with the first metal layer, the other end of the first conductive channel is connected with the outside of the first substrate, and the first conductive channel is used as an input end or an output end of the chip.)

一种三维异质集成芯片及其制备方法

技术领域

本发明涉及集成电路技术领域，特别是涉及一种三维异质集成芯片及其制备方法。

背景技术

经典计算机架构下存储和计算是分立的，体现在板级，存储芯片和计算芯片被独立封装在电路板上，通过板级导线交互数据。但板级导线直径大，寄生电容也大，限制了数据传输的速度；暴露的导线可使攻击者窃听导线信号，获取密钥，造成了极大的安全隐患。采用晶圆——晶圆堆叠的三维集成电路(3D-IC)有望破解这一难题。

存储架构根据速度从快到慢依次为静态随机存取存储(Static Random-AccessMemory，SRAM)、动态随机存取存储(Dynamic Random Access Memory，DRAM)和闪存(Flash)。但这些传统电荷型存储器正逼近物理极限，无法微缩。新型存储器有速度快、功耗低、非易失、可微缩等优点，包括磁存储器(magnetic random access memory，MRAM)、阻变存储器(resistance random-access memory，RRAM)、相变存储器(phase change memory，PCM)等。其中，相变存储器的器件速度已逼近SRAM，但是其应用有赖于对架构的创新设计。

因此，如何进一步提高计算系统的速度和安全，破解新型存储器的应用困难，实已成为本领域技术人员亟待解决的技术课题。

发明内容

本申请要解决是现有技术中的计算系统的速度和安全受限，新型存储器应用困难的技术问题。

为解决上述技术问题，本申请实施例公开了一种三维异质集成芯片，包括：

第一芯片；第一芯片包括：第一衬底、第一有源区层、第一金属层、第一介电层和至少一个第一通孔；第一衬底、第一有源区层、第一金属层和第一介电层依次层叠连接，第一通孔设于第一介电层内部，第一通孔连接第一金属层和第一介电层外部，第一通孔为第一芯片的输入端或输出端；

第二芯片，第二芯片包括第二衬底、第一存储层、第二介电层和至少一个第二通孔；第一存储层与第二衬底连接，第二介电层与第一存储层连接，第二通孔连接第二存储层和第二介电层外部，第二通孔为第二芯片的输入端或输出端；

第一介电层与第二介电层层叠连接，第一通孔和第二通孔一一对应；

第一导电通道；第一导电通道设于第一芯片内部，第一导电通道的一端连接第一金属层，第一导电通道的另一端连接第一衬底外部，第一导电通道作为三维异质集成芯片的输入端或输出端。

进一步地，该三维异质集成芯片还包括：

第三芯片；第三芯片包括第三衬底、第二存储层和第三介电层；第二存储层与第三衬底连接，第三介电层与第二存储层连接；第三介电层内部设有至少一个第三通孔，第三通孔连接所述第二存储层和所述第三介电层外部，第三通孔作为所述第三芯片的输入和输出；

第三介电层和第二衬底连接，实现第一芯片、第二芯片和第三芯片的层叠；

第二芯片内设有第二导电通道，第二导电通道的一端连接第二芯片的内部，第二导电通道的另一端与第三通孔连接；

三维异质集成芯片在数据输入时，数据流动方向依次为第一导电通道、第一芯片、第二芯片、第二导电通道和第三芯片；第一芯片用于计算，第二芯片用于热数据存储，第三芯片用于冷数据存储；

三维异质集成芯片在数据输出时，数据流动方向为第三芯片、第二导电通道、第二芯片、第一芯片和第一导电通道；第一芯片用于计算，第二芯片用于热数据交换，第三芯片用于冷数据读出。

进一步地，该三维异质集成芯片还包括：第二金属层，第二金属层位于第一存储层和第二介电层之间；

和/或；

第三金属层，第三金属层位于第二存储层和第三介电层之间。

进一步地，该三维异质集成芯片还包括导电凸块，导电凸块设于第一导电通道的一端，导电凸块和第一导电通道连接。

进一步地，第一有源区包括存储***电路、中央处理器、图像处理器、现场可编程逻辑阵列、专用集成电路、数字信号处理器、人工智能芯片、调制解调器中的至少一种；

第一存储层包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种；

第二存储层包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种。

本申请实施例另一方面提供一种三维异质集成芯片的制备方法，该方法包括以下步骤：

制备第一芯片；包括：获取第一衬底，于第一衬底表面形成第一有源区层，于第一有源区表面形成第一金属层；于第一金属层表面形成第一介电层；于第一介电层内部形成至少一个第一通孔，第一通孔连接第一金属层和第一介电层外部，第一通孔为第一芯片的输入端或输出端；

制备第二芯片；包括：获取第二衬底，于第二衬底表面形成第一存储层；于第一存储层表面形成第二介电层；于第二介电层内部形成第二通孔，第二通孔连接第一存储层和第二介电层外部，第二通孔为第二芯片的输入端或输出端；

将第一介电层和第二介电层层叠连接，其中，第一通孔和第二通孔键合连接；在第一芯片内部制备第一导电通道，第一导电通道的一端连接第一金属层，第一导电通道的另一端连接第一衬底外部，第一导电通道为三维异质集成芯片的输入端或输出端。

进一步地，该三维异质集成芯片的制备方法还包括以下步骤：

制备第三芯片；包括：获取第三衬底，于第三衬底表面形成第二存储层；于第二存储层表面形成第三介电层；于第三介电层内部形成第三通孔，第三通孔连接所述第二存储层和第三介电层外部，第三通孔作为第三芯片的输入和输出；

将第三介电层和第二衬底连接，实现第一芯片、第二芯片和第三芯片的层叠；

在第二芯片内制备第二导电通道，第二导电通道的一端连接第二芯片的内部，第二导电通道的另一端与第三通孔连接。

进一步地，该三维异质集成芯片的制备方法还包括以下步骤：

在第一存储层表面制备第二金属层，之后在第二金属层表面制备第二介电层；

和/或；

在第二存储层表面制备第三金属层，之后在第三金属层表面制备第三介电层。

进一步地，第一有源区层包括存储***电路、中央处理器、图像处理器、现场可编程逻辑阵列、专用集成电路、数字信号处理器、人工智能芯片、调制解调器中的至少一种；

第一存储层包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种；

第二存储层包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种。

进一步地，该三维异质集成芯片的制备方法还包括在第一导电通道表面制备形成导电凸块，导电凸块和第一导电通道连接。

采用上述技术方案，本申请具有如下有益效果：

本申请提供的三维异质集成芯片没有暴露在外的导线，数据可以在内部处理，构成了相对封闭的计算系统，增加了获取密钥的难度，减少了安全风险；三维异质集成芯片使用芯片内部金属或通孔传输数据，相比于片外走线，导线寄生电容低，数据交换速度快。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例一种三维异质集成芯片的结构示意图；

图2为本申请实施例一种三维异质集成芯片在数据输入时的数据流动方向的示意图；

图3本申请实施例一种三维异质集成芯片在数据输出时的数据流动方向的示意图；

图4本申请实施例一种三维异质集成芯片的制备方法的结构示意图；

以下对附图作补充说明：

1-第一芯片；10-第一衬底；11-第一有源区；12-第一金属层13-第一介电层；14-第一通孔；

2-第二芯片；20-第二衬底；21-第一存储层；22-第二金属层；23-第二介电层；24-第二通孔；

3-第三芯片；30-第三衬底；31-第二存储层；32-第三金属层；33-第三介电层；34-第三通孔；

4-第一导电通道；5-第二导电通道；6-导电凸块。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

此处所称的“一个实施例”或“实施例”是指可包含于本申请至少一个实现方式中的特定特征、结构或特性。在本申请实施例的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含的包括一个或者更多个该特征。而且，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。

请参见图1，图1为本申请实施例一种三维异质集成芯片的结构示意图，如图1所示，该三维异质集成芯片包括：

第一芯片1；第一芯片1包括：第一衬底10、第一有源区层11、第一金属层12、第一介电层13和第一通孔14；其中，第一通孔14的数量可以为一个，也可以为多个；第一衬底10、第一有源区层11、第一金属层12和第一介电层13依次层叠连接，第一通孔14设于第一介电层13内部，第一通孔14连接第一金属层12和第一介电层13外部，第一通孔14为第一芯片1的输入端或输出端；

第二芯片2，第二芯片2包括第二衬底20、第一存储层21、第二介电层23和第二通孔24；其中，第二通孔24的数量可以为一个，也可以为多个；第一存储层21与第二衬底20连接，第二介电层23与第一存储层21连接，第二通孔24设于第二介电层23内部，第二通孔24连接第二存储层31和第二介电层23外部，第二通孔24为第二芯片2的输入端或输出端；

第一介电层13与第二介电层23层叠连接，实现第一芯片与第二芯片的层叠，其中，第一通孔与第二通孔一一对应并键合连接。

第一芯片1内部设有第一导电通道4，第一导电通道4的一端连接第一金属层12，第一导电通道4的另一端连接第一衬底10外部，第一导电通道4作为三维异质集成芯片的输入端或输出端。

本申请实施例中，该三维异质集成芯片还可以包括第三芯片3；第三芯片3包括第三衬底30、第二存储层31和第三介电层33；第二存储层31与第三衬底30连接，第三介电层33与第二存储层31连接；第三介电层33内部设有第三通孔34，其中，第三通孔34的数量可以为一个，也可以为多个；第三通孔34连接第二存储层31和第三介电层33外部，第三通孔34作为第三芯片3的输入和输出；

第三介电层33和第二衬底20连接，实现第一芯片1、第二芯片2和第三芯片3的层叠；

第二芯片2内设有第二导电通道5，第二导电通道5的一端连接第二芯片2的内部，第二导电通道5的另一端与第三通孔34连接。

由上所述，本申请实施例中，一种可实施的方案中，该三维异质集成芯片可以由上述第一芯片1和第二芯片2连接的方案构成，也可以由上述第一芯片1、第二芯片2和第三芯片3依次层叠连接的方案构成。

本申请实施例中，当该三维异质芯片由第一芯片1和第二芯片2连接的方案构成时，该三维异质集成芯片还可以包括第二金属层22，第二金属层22位于第一存储层21和第二介电层23之间；

当该三维异质芯片由第一芯片1、第二芯片2和第三芯片3依次层叠连接的方案构成时，该三维异质集成芯片可以只包括第二金属层22，第二金属层22位于第一存储层21和第二介电层23之间；

也可以只包括第三金属层32，第三金属层32位于第二存储层31和第三介电层33之间；

也可以同时包括第二金属层22和第三金属层32，第二金属层22位于第一存储层21和第二介电层23之间，第三金属层32位于第二存储层31和第三介电层33之间。

本申请实施例中，当该三维异质芯片由第一芯片1、第二芯片2和第三芯片3依次层叠连接的方案构成时，第一导电通道4也可以设于第三芯片3内部作为三维异质集成芯片的输入端或输出端，第一导电通道4的一端连接第三金属层32，第一导电通道4的另一端连接第三衬底30外部。

本申请实施例中，该三维异质集成芯片还包括导电凸块6，导电凸块6设于第一导电通道4的一端，导电凸块6和第一导电通道4连接。

本申请实施例中，图2为该三维异质集成芯片数据输入时的数据流动方向示意图，如图2所示，三维异质集成芯片在数据输入时，数据流动方向为第一导电通道4、第一芯片1、第二芯片2、第二导电通道5和第三芯片3，第一芯片1用于计算，第二芯片2用于热数据存储，第三芯片3用于冷数据存储；

图3为该三维异质集成芯片数据输出时的数据流动方向示意图，如图3所示，三维异质集成芯片在数据输出时，数据流动方向为第三芯片3、第二导电通道5、第二芯片2、第一芯片1和第一导电通道4，第一芯片1用于计算，第二芯片2用于热数据交换，第三芯片3用于冷数据读出。

本申请实施例中，第一有源区层11可以为存储***电路、中央处理器、图像处理器、现场可编程逻辑阵列、专用集成电路、数字信号处理器、人工智能芯片、调制解调器中的至少一种；

第一存储层21包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种；

第一存储层21包含至少一层存储阵列，例如，第一存储层21可以由一层相变存储阵列上与一层静态随机存取存储阵列层叠而成。

第二存储层31包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种。第二存储层31包含至少一层存储阵列，例如，第二存储层31可以只包含一层闪存存储阵列，也可以由一层闪存存储阵列和一层动态随机存储阵列层叠而成。

本申请实施例中，第一衬底10、第二衬底20和第三衬底30可以是本领域中已知的任何半导体衬底，诸如单晶硅衬底、四四族化合物衬底、三五族化合物衬底、二六族化合物衬底等；也可以是在上述的衬底表面的外延层；也可以是上述衬底和其表面的埋氧层(BOX)；还可以是任何其它半导体材料或非半导体材料构成的衬底，诸如氧化硅衬底、玻璃衬底、塑料衬底、金属衬底或陶瓷衬底。

本申请实施例中，第一介电层13、第二介电层23和第三介电层33可以由包括氧化物(例如，氧化硅、氧化铝、二氧化铪等)、氮化硅及氮氧化硅等在内的任何合适的绝缘材料制成，在此不做限制。其形成工艺包括但不限于电镀、化学气相沉积、物理气相沉积或原子层沉积。

本申请实施例中，第一金属层12、第二金属层22、第三金属层32、第一通孔14、第二通孔24和第三通孔34可以由金属、金属合金、金属硅化物、或高掺杂的半导体(例如，钨(W)、硅化钨(WSiX)、氮化钨(WN)、钛(Ti)、氮化钛(TiN)、掺杂的多晶硅等)等任何合适的导电材料制成，其形成工艺包括但不限于电镀、化学气相沉积、物理气相沉积或原子层沉积。

具体的，第一导电通道4和第二导电通道5可以使用过硅通孔(TSV)结构，可以由金属、金属合金、金属硅化物、或高掺杂的半导体(例如，钨(W)、硅化钨(WSiX)、氮化钨(WN)、钛(Ti)、氮化钛(TiN)、掺杂的多晶硅等)等任何合适的导电材料制成。

本申请实施例中，三维异质集成芯片使用芯片内部金属、通孔或者过硅通孔(TSV)传输数据，相比于片外走线，导线寄生电容低，数据交换速度快。在数据输入时，数据流动方向为第一导电通道4、第一芯片1、第二芯片2、第二导电通道5和第三芯片3。第一芯片1为逻辑，用于计算，第二芯片2为新型存储器，用于热数据存储，第三芯片3可以为闪存，用于冷数据存储。整个计算和存储架构是按照速度从快到慢和数据容量从小到大设计的，因此系统能效高，成本低；

并且该三维异质集成芯片没有暴露在外的导线，数据可以在内部处理，构成了相对封闭的计算系统，增加了获取密钥的难度，减少了安全风险。

本申请实施例中，第一芯片1、第二芯片2和第三芯片3可以采用不同的制造工艺，提高速度，降低成本，减少制造过程中相互之间的影响。该优点覆盖了计算部件、热数据存储部件和冷数据存储部件。

本申请实施例另一方面提供一种三维异质集成芯片的制备方法，本身请实施例提供的三维异质集成芯片的制备方法和上述三维异质集成芯片基于同样的构思，图4为该制备方法的流程示意图，该方法包括以下步骤：

制备第一芯片1；包括：

S1:获取第一衬底10，于第一衬底10表面形成第一有源区层11；

S2:于第一有源区表面形成第一金属层12；

S3:于第一金属层12表面形成第一介电层13；

S4:于第一介电层13内部形成第一通孔14，第一通孔14连接第一金属层12和第一介电层13外部，第一通孔14为第一芯片1的输入端或输出端；

制备第二芯片2；包括：

S5:获取第二衬底20，于第二衬底20表面形成第一存储层21；

S6:于第一存储层21表面形成第二介电层23；可选的，在第一存储层21上可以先制备第二金属层22，在第二金属层上制备第二介电层23；

S7:于第二介电层23内部形成第二通孔24，第二通孔24连接第一存储层21和第二介电层23外部，第二通孔24为第二芯片2的输入端或输出端；

S8:将第一介电层13和第二介电层23层叠连接，其中，第一通孔14和第二通孔24键合连接；

S9：在第一芯片1内部制备第一导电通道4，第一导电通道4的一端连接第一金属层12，第一导电通道4的另一端连接第一衬底10外部，第一导电通道4为三维异质集成芯片的输入端或输出端。

本申请实施例中，该三维异质集成芯片的制备方法还可以包括以下步骤：

制备第三芯片3；包括：

S10:获取第三衬底30，于第三衬底30表面形成第二存储层31；

S11:于第二存储层31表面形成第三介电层33；可选的，该步骤可以为在第二存储层31表面制备第三金属层32，在第三金属层32表面制备第三介电层33；

S12:于第三介电层33内部形成第三通孔34，第三通孔34连接第二存储层31和第三介电层33外部，第三通孔34作为第三芯片3的输入和输出；

S13:将第三介电层33和第二衬底20连接，实现第一芯片1、第二芯片2和第三芯片3的层叠；

S14:在第二芯片2内制备第二导电通道5，第二导电通道5的一端连接第二芯片2的内部，第二导电通道5的另一端与第三通孔34连接。

S15：在第一导电通道4表面制备形成导电凸块6，导电凸块6和第一导电通道4连接作为三维异质集成芯片的输入端或输出端。

本申请实施例中，当该三维异质集成芯片包括上述制备第三芯片3的方案时，第一导电通道4也可以设于第三芯片3内部作为三维异质集成芯片的输入端或输出端，第一导电通道4的一端连接第三金属层32，第一导电通道4的另一端连接第三衬底30外部。

本申请实施例中，图2为该三维异质集成芯片数据输入时的数据流动方向示意图，如图2所示，三维异质集成芯片在数据输入时，数据流动方向为第一导电通道4、第一芯片1、第二芯片2、第二导电通道5和第三芯片3，第一芯片1用于计算，第二芯片2用于热数据存储，第三芯片3用于冷数据存储；

图3为该三维异质集成芯片数据输出时的数据流动方向示意图，如图3所示，三维异质集成芯片在数据输出时，数据流动方向为第三芯片3、第二导电通道5、第二芯片2、第一芯片1和第一导电通道4，第一芯片1用于计算，第二芯片2用于热数据交换，第三芯片3用于冷数据读出。

本申请实施例中，第一有源区层11可以为存储***电路、中央处理器、图像处理器、现场可编程逻辑阵列、专用集成电路、数字信号处理器、人工智能芯片、调制解调器中的至少一种；

第一存储层21包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种；第一存储层21包含至少一层存储阵列，例如，第一存储层2113可以由一层相变存储阵列上与一层静态随机存取存储阵列层叠而成。

第二存储层31包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种。第二存储层31包含至少一层存储阵列，例如，第二存储层31可以只包含一层闪存存储阵列，也可以由一层闪存存储阵列和一层动态随机存储阵列层叠而成。

本申请实施例中，第一衬底10、第二衬底20和第三衬底30可以是本领域中已知的任何半导体衬底，诸如单晶硅衬底、四四族化合物衬底、三五族化合物衬底、二六族化合物衬底等；也可以是在上述的衬底表面的外延层；也可以是上述衬底和其表面的埋氧层(BOX)；还可以是任何其它半导体材料或非半导体材料构成的衬底，诸如氧化硅衬底、玻璃衬底、塑料衬底、金属衬底或陶瓷衬底。

本申请实施例中，第一介电层13、第二介电层23和第三介电层33可以由包括氧化物(例如，氧化硅、氧化铝、二氧化铪等)、氮化硅及氮氧化硅等在内的任何合适的绝缘材料制成，在此不做限制。其形成工艺包括但不限于电镀、化学气相沉积、物理气相沉积或原子层沉积。

本申请实施例中，第一金属层12、第二金属层22、第三金属层32、第一通孔14、第二通孔24和第三通孔34可以由金属、金属合金、金属硅化物、或高掺杂的半导体(例如，钨(W)、硅化钨(WSiX)、氮化钨(WN)、钛(Ti)、氮化钛(TiN)、掺杂的多晶硅等)等任何合适的导电材料制成，其形成工艺包括但不限于电镀、化学气相沉积、物理气相沉积或原子层沉积。

具体的，第一导电通道4和第二导电通道5可以使用过硅通孔(TSV)结构，可以由金属、金属合金、金属硅化物、或高掺杂的半导体(例如，钨(W)、硅化钨(WSiX)、氮化钨(WN)、钛(Ti)、氮化钛(TiN)、掺杂的多晶硅等等任何合适的导电材料制成。

本申请实施例中，三维异质集成芯片使用芯片内部金属、通孔或者过硅通孔(TSV)传输数据，相比于片外走线，导线寄生电容低，数据交换速度快。在数据输入时，数据流动方向为第一导电通道4、第一芯片1、第二芯片2、第二导电通道5和第三芯片3。第一芯片1为逻辑，用于计算，第二芯片2为新型存储器，用于热数据存储，第三芯片3可以为闪存，用于冷数据存储。整个计算和存储架构是按照速度从快到慢和数据容量从小到大设计的，因此系统能效高，成本低；

并且该三维异质集成芯片没有暴露在外的导线，数据可以在内部处理，构成了相对封闭的计算系统，增加了获取密钥的难度，减少了安全风险。

本申请实施例中，第一芯片1、第二芯片2和第三芯片3可以采用不同的制造工艺，提高速度，降低成本，减少制造过程中相互之间的影响。该优点覆盖了计算部件、热数据存储部件和冷数据存储部件。

以上仅为本申请的较佳实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。