阅读说明：本技术 基于延迟门控正反馈的高速动态多米诺全加器 (High-speed dynamic domino full adder based on delay gating positive feedback ) 是由 汪鹏君 张笑天 张会红 张跃军 俞海珍 于 2019-10-14 设计创作，主要内容包括：本发明公开了一种基于延迟门控正反馈的高速动态多米诺全加器,包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第一反相器、第二反相器、第三反相器和第四反相器；优点是减少正反馈的阻碍作用,从而减少了亚稳态时反相器上拉网络与下拉网络同时弱导通的时长,不仅提升了速度性能,也降低了整体功耗,不但具有较快的运行速度,而且具有较低功耗。(The invention discloses a high-speed dynamic domino full adder based on delay gating positive feedback, which comprises a first PMOS (P-channel metal oxide semiconductor) tube, a second PMOS tube, a third PMOS tube, a fourth PMOS tube, a fifth PMOS tube, a sixth PMOS tube, a seventh PMOS tube, an eighth PMOS tube, a ninth PMOS tube, a first NMOS (N-channel metal oxide semiconductor) tube, a second NMOS tube, a third NMOS tube, a fourth NMOS tube, a fifth NMOS tube, a sixth NMOS tube, a seventh NMOS tube, an eighth NMOS tube, a ninth NMOS tube, a tenth NMOS tube, an eleventh NMOS tube, a first phase inverter, a second phase inverter, a third phase inverter and a fourth phase inverter; the method has the advantages that the blocking effect of positive feedback is reduced, so that the time length of the simultaneous weak conduction of the pull-up network and the pull-down network of the phase inverter in a metastable state is reduced, the speed performance is improved, the overall power consumption is reduced, and the method not only has higher operation speed, but also has lower power consumption.)

基于延迟门控正反馈的高速动态多米诺全加器

技术领域

本发明涉及一种高速动态多米诺全加器，尤其是涉及一种基于延迟门控正反馈的高速动态多米诺全加器。

背景技术

加法是一种广泛使用的基本算术运算。在特定数字信号处理体系结构和微处理器等数字电路系统设计中，全加器的工作性能将对整体系统性能有着决定性影响。与CMOS逻辑相比，动态多米诺逻辑由于其非互补结构和动态工作特点在速度和面积开销上有明显优势优势。由于亚阈值漏电流及电荷共享等负面效应，采用动态多米诺逻辑设计的数字电路在噪声容限上存在缺点。目前，通常采用正反馈的方式来补充电荷以提高这类数字电路的噪声容限。但是与此同时，正反馈会阻碍这类电路状态发生改变，因此限制了这类电路速度性能的进一步提高。

文献1(Meher P,Mahapatra K K.A High Speed Low Noise CMOS Dynamic FullAdder Cell[C].IEEE International Conference on Circuits,2014:1-4.)中Meher P等提出一种半多米诺逻辑加法器，该半多米诺逻辑加法器基于动态多米诺逻辑进行改进，提高了全加器电路的速度性能，可是又导致全加器静态功耗的增加。为了抑制全加器的静态功耗，文献2(Ahn S Y,Cho K.Small-swing Domino Logic Based on Twist-connectedTransistors[J].Electronics Letters,2014,50(15):1054-1056.)中Ahn S Y等提出一种降摆幅输出动态多米诺加法器，虽然该降摆幅输出动态多米诺加法器能够抑制静态功耗，但是由于增加了二极管连接型晶体管，因此该降摆幅输出动态多米诺加法器在预充电与逻辑运算时驱动能力都很差，导致级间电路信号传输电流弱，最终又影响速度性能。文献3(Lian X X,Wey I C,Peng C C,et al.Dynamic-static Hybrid Near-Threshold-VoltageAdder Design Forultra-Low Power Applications[J].IEICE Electron Express,2015,12(3):20141122.)中Lian X X等提出了一种动态-静态混合加法器，该动态-静态混合加法器功耗较低，但其内下拉网络堆叠晶体管数目过多同样导致电路速度慢。因此，现有的几种全加器都未能在速度和功耗上有全面性的提高。

发明内容

本发明所要解决的技术问题是提供一种不但具有较快的运行速度，而且具有较低功耗的基于延迟门控正反馈的高速动态多米诺全加器。

本发明解决上述技术问题所采用的技术方案为：一种基于延迟门控正反馈的高速动态多米诺全加器，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第一反相器、第二反相器、第三反相器和第四反相器，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第四PMOS管的源极、所述的第五PMOS管的源极、所述的第七PMOS管的源极和所述的第八PMOS管的源极连接且其连接端为所述的高速动态多米诺全加器的电源端，所述的高速动态多米诺全加器的电源端用于接入外部电源，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极、所述的第四PMOS管的栅极、所述的第四NMOS管的栅极、所述的第七PMOS管的栅极、所述的第十一NMOS管的栅极和所述的第二反相器的输入端连接且其连接端为所述的高速动态多米诺全加器的时钟端，所述的高速动态多米诺全加器的时钟端用于接入外部时钟信号，所述的第一PMOS管的漏极、所述的第一NMOS管的漏极、所述的第三PMOS管的漏极和所述的第一反相器的输入端连接，所述的第二PMOS管的栅极、所述的第二NMOS管的源极、所述的第三NMOS管的栅极和所述的第七NMOS管的栅极连接且其连接端为所述的高速动态多米诺全加器的第一输入端，所述的高速动态多米诺全加器的第一输入端用于接入第一加数信号。所述的第二PMOS管的漏极和所述的第三PMOS管的源极连接，所述的第三PMOS管的栅极、所述的第二NMOS管的栅极、所述的第三NMOS管的源极和所述的第八NMOS管的栅极连接且其连接端为所述的高速动态多米诺全加器的第二输入端，所述的高速动态多米诺全加器的第二输入端用于接入第二加数信号，所述的第四PMOS管的漏极、所述的第五NMOS管的漏极、所述的第六PMOS管的漏极、所述的第七NMOS管的漏极和所述的第三反相器的输入端连接，所述的第五PMOS管的漏极和所述的第六PMOS管的源极连接，所述的第五PMOS管的栅极和所述的第三反相器的输出端连接且其连接端为所述的高速动态多米诺全加器的高位进位信号输出端，所述的高速动态多米诺全加器的高位进位信号输出端用于向高位输出进位信号，所述的第六PMOS管的栅极和所述的第二反相器的输出端连接，所述的第七PMOS管的漏极、所述的第十一NMOS管的漏极、所述的第九PMOS管的漏极和所述的第四反相器的输入端连接，所述的第八PMOS管的漏极和所述的第九PMOS管的源极连接，所述的第八PMOS管的栅极、所述的第五NMOS管的栅极、所述的第九NMOS管的栅极和所述的第十NMOS管的源极连接且其连接端为所述的高速动态多米诺全加器的低位进位信号输入端，所述的高速动态多米诺全加器的低位进位信号输入端用于接入低位进位信号，所述的第九PMOS管的栅极、所述的第九NMOS管的源极、所述的第十NMOS管的栅极、所述的第六NMOS管的栅极和所述的第一反相器的输出端连接，所述的第一NMOS管的源极、所述的第二NMOS管的漏极和所述的第三NMOS管的漏极连接，所述的第四NMOS管的漏极、所述的第六NMOS管的源极和所述的第八NMOS管的源极连接，所述的第四NMOS管的源极接地，所述的第五NMOS管的源极和所述的第六NMOS管的漏极连接，所述的第七NMOS管的源极和所述的第八NMOS管的漏极连接，所述的第九NMOS管的漏极、所述的第十NMOS管的漏极和所述的第十一NMOS管的源极连接，所述的第四反相器的输出端为所述的高速动态多米诺全加器的和信号输出端，所述的高速动态多米诺全加器的和信号输出端用于输出和信号。

与现有技术相比，本发明的优点在于通过第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第一反相器、第二反相器、第三反相器和第四反相器构建高速动态多米诺全加器，当时钟信号CLK为低电平“0”时，全加器电路处于预充电状态，第一PMOS管、第四PMOS和第七PMOS管开启，动态节点X1(第一PMOS管的漏极、第一NMOS管的漏极、第三PMOS管的漏极和第一反相器的输入端的连接节点)、动态节点X2(第四PMOS管的漏极、第五NMOS管的漏极、第六PMOS管的漏极、第七NMOS管的漏极和第三反相器的输入端的连接节点)、动态节点X3(第七PMOS管的漏极、第十一NMOS管的漏极、第九PMOS管的漏极和第四反相器的输入端的连接节点)分别通过第一PMOS管、第四PMOS管和第七PMOS管充电至高电平“1”，此时无论第一输入信号A、第二输入信号B和低位进位信号Cin为何值，和信号Sum和高位进位信号Cout都将通过第四反相器和第三反相器输出低电平“0”，当时钟信号CLK为高电平“1”时，第一PMOS管、第四PMOS管和第七PMOS管关闭，而第一NMOS管、第四NMOS管和第十一NMOS管开启，根据第一输入信号A、第二输入信号B和低位进位信号Cin的输入逻辑，动态节点X1、X2和X3将选择性的通过下拉网络放电至低电平“0”，完成加法和进位的逻辑运算，在逻辑计算的过程中，第二NMOS管与第三NMOS管、第九NMOS管与第十NMOS管均采用交叉耦合的方式构成了下拉网络，减少了晶体管数量使得下拉网络等效电阻降低，第二PMOS管与第三PMOS管以及第一反相器、第八PMOS管与第九PMOS管以及第四反相器分别构成了选择反馈网路，在不影响全加器速度性能的情况下提高电路的稳定性，第五PMOS管与第六PMOS管以及第二反相器和第三反相器构成反向延时时钟门控反馈网络，减少正反馈的阻碍作用，从而减少了亚稳态时反相器上拉网络与下拉网络同时弱导通的时长，不仅提升了速度性能，也降低了整体功耗，由此本发明不但具有较快的运行速度，而且具有较低功耗。

附图说明

图1为本发明的基于延迟门控正反馈的高速动态多米诺全加器的电路图；

图2为本发明的基于延迟门控正反馈的高速动态多米诺全加器的功能仿真波形图；

图3为本发明的基于延迟门控正反馈的高速动态多米诺全加器的关键路径仿真波形图；

图4为本发明的基于延迟门控正反馈的高速动态多米诺全加器与现有的一种全加器的下拉速度仿真对比曲线图；

图5为本发明的基于延迟门控正反馈的高速动态多米诺全加器与现有的四种全加器的功耗延时积的对比图；

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例：如图1所示，一种基于延迟门控正反馈的高速动态多米诺全加器，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N4、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第一反相器T1、第二反相器T2、第三反相器T3和第四反相器T4，第一PMOS管P1的源极、第二PMOS管P2的源极、第四PMOS管P4的源极、第五PMOS管P5的源极、第七PMOS管P7的源极和第八PMOS管P8的源极连接且其连接端为高速动态多米诺全加器的电源端，高速动态多米诺全加器的电源端用于接入外部电源VDD，第一PMOS管P1的栅极、第一NMOS管N1的栅极、第四PMOS管P4的栅极、第四NMOS管N4的栅极、第七PMOS管P7的栅极、第十一NMOS管N11的栅极和第二反相器T2的输入端连接且其连接端为高速动态多米诺全加器的时钟端，高速动态多米诺全加器的时钟端用于接入外部时钟信号CLK，第一PMOS管P1的漏极、第一NMOS管N1的漏极、第三PMOS管P3的漏极和第一反相器T1的输入端连接，第二PMOS管P2的栅极、第二NMOS管N2的源极、第三NMOS管N3的栅极和第七NMOS管N7的栅极连接且其连接端为高速动态多米诺全加器的第一输入端，高速动态多米诺全加器的第一输入端用于接入第一加数信号A。第二PMOS管P2的漏极和第三PMOS管P3的源极连接，第三PMOS管P3的栅极、第二NMOS管N2的栅极、第三NMOS管N3的源极和第八NMOS管N8的栅极连接且其连接端为高速动态多米诺全加器的第二输入端，高速动态多米诺全加器的第二输入端用于接入第二加数信号B，第四PMOS管P4的漏极、第五NMOS管N4的漏极、第六PMOS管P6的漏极、第七NMOS管N7的漏极和第三反相器T3的输入端连接，第五PMOS管P5的漏极和第六PMOS管P6的源极连接，第五PMOS管P5的栅极和第三反相器T3的输出端连接且其连接端为高速动态多米诺全加器的高位进位信号输出端，高速动态多米诺全加器的高位进位信号输出端用于向高位输出进位信号Cout，第六PMOS管P6的栅极和第二反相器T2的输出端连接，第七PMOS管P7的漏极、第十一NMOS管N11的漏极、第九PMOS管P9的漏极和第四反相器T4的输入端连接，第八PMOS管P8的漏极和第九PMOS管P9的源极连接，第八PMOS管P8的栅极、第五NMOS管N4的栅极、第九NMOS管N9的栅极和第十NMOS管N10的源极连接且其连接端为高速动态多米诺全加器的低位进位信号输入端，高速动态多米诺全加器的低位进位信号输入端用于接入低位进位信号Cin，第九PMOS管P9的栅极、第九NMOS管N9的源极、第十NMOS管N10的栅极、第六NMOS管N6的栅极和第一反相器T1的输出端连接，第一NMOS管N1的源极、第二NMOS管N2的漏极和第三NMOS管N3的漏极连接，第四NMOS管N4的漏极、第六NMOS管N6的源极和第八NMOS管N8的源极连接，第四NMOS管N4的源极接地，第五NMOS管N4的源极和第六NMOS管N6的漏极连接，第七NMOS管N7的源极和第八NMOS管N8的漏极连接，第九NMOS管N9的漏极、第十NMOS管N10的漏极和第十一NMOS管N11的源极连接，第四反相器T4的输出端为高速动态多米诺全加器的和信号输出端，高速动态多米诺全加器的和信号输出端用于输出和信号SUM。

对本发明的基于延迟门控正反馈的高速动态多米诺全加器进行仿真，在遍历所有输入组合情况下，其输出仿真波形如图2所示。分析图2可知，当CLK为0时，电路为预充电状态，Sum以及Cout始终为低电平；当CLK为1时，电路为求值状态，例如第一个CLK高电平的时刻，A＝1，B＝0，Cin＝1，相应的Sum＝0，Cout＝1。分析图2可知，本发明的基于延迟门控正反馈的高速动态多米诺全加器逻辑功能正确。

对本发明的基于延迟门控正反馈的高速动态多米诺全加器在TSMC 65nm CMOS工艺参数下，使用HSPICE对电路进行仿真分析。输入全部使用伪随机序列遍历所有情况，输出负载设置为20fF。在TT工艺角，1.2V电源电压下，其关键路径仿真波形如图3所示。图3中显示了在A、B、Cin、CLK从0000到1011跳变过程中电路功能的仿真情况，关键路径Cout信号上升延迟为114ps。

本发明的基于延迟门控正反馈的高速动态多米诺全加器与文献1中采用传统正反馈方式的局部结构下拉速度仿真对比曲线如图4所示。分析图4可知：文献1中传统正反馈方式在下拉过程存在一段平稳的曲线，该部分为改写激励为了克服正反馈与电路本身状态进行竞争引起的，因此这段过程速度很慢。而本发明采用的延时时钟门控正反馈方式下拉过程很顺畅，几乎没有来自正反馈的阻碍作用。

为了进一步验证本发明的基于延迟门控正反馈的高速动态多米诺全加器性能，在SF/125℃/1.08V、TT/25℃/1.2V、FS/-40℃/1.32V、三种条件下分别对文献1、文献2、文献3、文献4(W_ANG J,G_ONG N,G_ENG S,_{ET AL}.L_OW P_{OWER AND} H_IGHP_ERFORMANCE Z_IPPER D_OMINO C_{IRCUITS WITH} C_HARGER_ECYCLE P_ATH[C].I_NTERNATIONAL C_{ONFERENCE ON} S_OLID-STATE&I_{NTEGRATED-CIRCUIT} T_ECHNOLOGY,2008:2172-2175.)以及本发明的全加器进行了仿真测试。其中TT/25℃/1.2V代表了通常情况。而SF/125℃/1.08V代表最差情况，因为在慢速NMOS与快速PMOS情况下，意味着正反馈更有能力去阻碍下拉网络放电。而FS/-40℃/1.32V则是最优情况，此时下拉网络驱动能力更有优势。仿真结果对比数据如表1所示。

表1各全加器性能对比数据

分析表1数据可知：在FS/-40℃/1.32V条件下本发明加法器与同类最优加法器相比，速度性能提升21.2％。但是在SF/125℃/1.08V、TT/25℃/1.2V条件下速度性能分别提升了35.2％、29.6％，由此表明本发明加法器在处理正反馈上拉网络与下拉网络竞争问题时表现出更好的速度性能。

本发明的基于延迟门控正反馈的高速动态多米诺全加器与现有的性能最优同类结构(文献1所示全加器)在SF/125℃/1.08V、TT/25℃/1.2V、FS/-40℃/1.32V仿真条件下的功耗延时积的对比图如图5所示。分析图5可知，本发明的基于延迟门控正反馈的高速动态多米诺全加器与性能最优同类结构在上述3种仿真条件下相比，功耗延时积分别减少32.5％、30.4％、18.7％。