阅读说明：本技术 内部电压生成电路 (Internal voltage generating circuit ) 是由 金世焕 于 2018-11-29 设计创作，主要内容包括：本申请公开了一种内部电压生成电路。一种内部电压生成电路包括计数操作控制信号生成电路以及驱动控制信号生成电路。计数操作控制信号生成电路在测试模式中比较测试内部电压与测试参考电压,以生成计数操作控制信号。驱动控制信号生成电路在测试模式中生成驱动调节信号,所述驱动调节信号的逻辑电平组合根据计数操作控制信号来被调节。另外,驱动控制信号生成电路在测试模式中比较测试内部电压与测试参考电压,以生成用于驱动控制信号的驱动测试内部电压。(The application discloses an internal voltage generating circuit. An internal voltage generation circuit includes a count operation control signal generation circuit and a drive control signal generation circuit. The count operation control signal generation circuit compares the test internal voltage with the test reference voltage in the test mode to generate a count operation control signal. The drive control signal generation circuit generates, in the test mode, drive adjustment signals whose logic level combinations are adjusted in accordance with the count operation control signal. In addition, the drive control signal generation circuit compares the test internal voltage with the test reference voltage in the test mode to generate the drive test internal voltage for the drive control signal.)

内部电压生成电路

相关申请的交叉引用

本申请对2018年8月6日提交的申请号为10-2018-0091093的韩国申请要求优先权，所述韩国申请通过引用以其全部被并入本文中。

技术领域

本公开内容的实施例涉及半导体集成电路，并且更具体地涉及内部电压生成电路。

背景技术

一般而言，半导体器件从外部系统接收功率供给电压VDD与接地电压VSS，以生成在对构成半导体器件的内部电路进行操作中所使用的内部电压。在半导体器件的内部电路的操作中所使用的内部电压可以包括：被供给到存储核心区的核心电压，用于驱动或过度驱动字线的高电压，被施加到存储核心区中的NMOS晶体管的体区(bulk region)(或衬底)的反偏(back-bias)电压，以及用于为位线预充电的位线预充电电压。

发明内容

根据实施例，一种内部电压生成电路包括计数操作控制信号生成电路以及驱动控制信号生成电路。计数操作控制信号生成电路在测试模式中比较测试内部电压与测试参考电压，以生成计数操作控制信号。驱动控制信号生成电路在测试模式中生成驱动调节信号，所述驱动调节信号的逻辑电平组合根据计数操作控制信号来被调节。另外，驱动控制信号生成电路在测试模式中比较测试内部电压与测试参考电压，以生成用于驱动测试内部电压的驱动控制信号。根据驱动调节信号的逻辑电平组合来调节驱动控制信号的电平。

根据另一实施例，一种内部电压生成电路包括计数操作控制信号生成电路以及内部电压驱动调节电路。计数操作控制信号生成电路在测试模式中比较测试内部电压与测试参考电压，以生成上拉计数操作控制信号和下拉计数操作控制信号。内部电压驱动调节电路响应于上拉计数操作控制信号来调节用于上拉测试内部电压的上拉驱动控制信号的电平。另外，内部电压驱动调节电路响应于下拉计数操作控制信号来调节用于下拉测试内部电压的下拉驱动控制信号的电平。

附图说明

图1示出了一框图，其图示了根据本公开内容的实施例的内部电压生成电路的配置。

图2示出了一电路图，其图示了被包括在图1的内部电压生成电路中的参考电压生成电路。

图3示出了一电路图，其图示了被包括在图1的内部电压生成电路中的计数操作控制信号生成电路。

图4示出了一框图，其图示了被包括在图1的内部电压生成电路中的内部电压驱动调节电路。

图5示出了一电路图，其图示了被包括在图4的内部电压驱动调节电路中的上拉电压选择电路。

图6图示了被包括在图4的内部电压驱动调节电路中的上拉驱动控制信号生成电路。

图7示出了一电路图，其图示了被包括在图6的上拉驱动控制信号生成电路中的上拉比较驱动调节电路。

图8示出了一电路图，其图示了被包括在图4的内部电压驱动调节电路中的上拉内部电压输出电路。

图9示出了一电路图，其图示了被包括在图4的内部电压驱动调节电路中的下拉电压选择电路。

图10图示了被包括在图4的内部电压驱动调节电路中的下拉驱动控制信号生成电路。

图11示出了一电路图，其图示了被包括在图10的下拉驱动控制信号生成电路中的下拉比较驱动调节电路。

图12示出了一电路图，其图示了被包括在图4的内部电压驱动调节电路中的下拉内部电压输出电路。

图13示出了一表格，其图示了根据图7的上拉比较驱动调节电路中的上拉驱动调节信号的逻辑电平组合所生成的上拉驱动控制信号的各种电平。

图14示出了一图表，其图示了如下操作：在所述操作中，在测试模式中根据图13中所示的上拉驱动控制信号的电平来调节测试内部电压。

图15示出了一表格，其图示了根据图11的下拉比较驱动调节电路中的下拉驱动调节信号的逻辑电平组合所生成的下拉驱动控制信号的各种电平。

图16示出了一图表，其图示了如下操作：在所述操作中，在测试模式中根据图15中所示的下拉驱动控制信号的电平来调节测试内部电压。

具体实施方式

将在下文中参考附图来描述本公开内容的各种实施例。然而，本文中所描述的实施例仅仅用于说明性目的，并且不意图限制本公开内容的范围。

如图1中所图示的，根据实施例的内部电压生成电路1可以包括参考电压生成电路11、计数操作控制信号生成电路12以及内部电压驱动调节电路13。

参考电压生成电路11可以生成下限参考电压VBLP_L、上限参考电压VBLP_H，以及测试参考电压VCORE_HALF。参考电压生成电路11可以划分核心电压(图2的VCORE)，以生成下限参考电压VBLP_L、上限参考电压VBLP_H，以及测试参考电压VCORE_HALF。以下参考图2更充分地描述参考电压生成电路11的操作和配置。

计数操作控制信号生成电路12可以响应于控制信号CTRL、根据测试参考电压VCORE_HALF和测试内部电压VBLP_TEST而生成上拉计数操作控制信号CNT_CTRP和下拉计数操作控制信号CNT_CTRN。在当从用于调节测试内部电压VBLP_TEST的电平的测试模式被激活时的时间点过去了用来驱动测试内部电压VBLP_TEST所必要的时间段时的时间点处，控制信号CTRL的电压电平(在本文中还简单地被称为电平)可以从第一逻辑电平改变到第二逻辑电平。当控制信号CTRL具有第一逻辑电平的时候，计数操作控制信号生成电路12可以驱动上拉计数操作控制信号CNT_CTRP以具有与测试参考电压VCORE_HALF相同的逻辑电平，并且可以驱动下拉计数操作控制信号CNT_CTRN以具有测试参考电压VCORE_HALF的反相逻辑电平。当控制信号CTRL具有第二逻辑电平的时候，计数操作控制信号生成电路12可以生成上拉计数操作控制信号CNT_CTRP和下拉计数操作控制信号CNT_CTRN，它们的逻辑电平根据测试内部电压VBLP_TEST的电平而被确定。如果测试内部电压VBLP_TEST低于测试参考电压VCORE_HALF，则计数操作控制信号生成电路12可以生成具有第一逻辑电平的上拉计数操作控制信号CNT_CTRP以及具有第二逻辑电平的下拉计数操作控制信号CNT_CTRN。如果测试内部电压VBLP_TEST高于测试参考电压VCORE_HALF，则计数操作控制信号生成电路12可以生成具有第二逻辑电平的上拉计数操作控制信号CNT_CTRP以及具有第一逻辑电平的下拉计数操作控制信号CNT_CTRN。在本实施例中，第一逻辑电平可以被设置为逻辑“低”电平，并且第二逻辑电平可以被设置为逻辑“高”电平。以下参考图3更充分地描述计数操作控制信号生成电路12的操作和配置。

内部电压驱动调节电路13可以基于以下各项来驱动内部电压VBLP和测试内部电压VBLP_TEST的电平：内部电压VBLP、上限参考电压VBLP_H、下限参考电压VBLP_L、测试参考电压VCORE_HALF、上拉计数操作控制信号CNT_CTRP、下拉计数操作控制信号CNT_CTRN、计数振荡信号CNT_OSC、测试模式信号TRIM_EN、调节激活信号CAL_EN、以及测试内部电压VBLP_TEST。测试模式信号TRIM_EN可以被使能以激活用于调节测试内部电压VBLP_TEST的电平的测试模式。测试模式信号TRIM_EN可以被禁止以去激活测试模式。在测试模式被激活之后，调节激活信号CAL_EN的电平可以从第一逻辑电平改变到第二逻辑电平，并且调节激活信号CAL_EN可以维持第二逻辑电平。在本实施例中，被使能的测试模式信号TRIM_EN的逻辑电平可以被设置为逻辑“高”电平。计数振荡信号CNT_OSC可以由包括内部电压生成电路1的半导体器件的振荡器(未被示出)生成，或可以由与半导体器件分离的外部系统提供。计数振荡信号CNT_OSC可以包括周期性被创建的脉冲。可以为不同的实施例不同地设置计数振荡信号CNT_OSC的周期。

如果测试模式信号TRIM_EN被禁止以去激活测试模式，则内部电压驱动调节电路13可以比较内部电压VBLP与上限参考电压VBLP_H和下限参考电压VBLP_L以驱动内部电压VBLP。如果测试模式信号TRIM_EN被使能以激活测试模式，则内部电压驱动调节电路13可以比较测试内部电压VBLP_TEST与测试参考电压VCORE_HALF以驱动测试内部电压VBLP_TEST。当测试模式信号TRIM_EN被使能以激活测试模式的时候，内部电压驱动调节电路13可以响应于以下各项来调节测试内部电压VBLP_TEST的电平：上拉计数操作控制信号CNT_CTRP、下拉计数操作控制信号CNT_CTRN、计数振荡信号CNT_OSC以及调节激活信号CAL_EN。以下参考图4至12更充分地描述内部电压驱动调节电路13的操作和配置。

参考图2，参考电压生成电路11可以包括电阻元件R1～R2N，其被串联地耦接在核心电压VCORE端子与接地电压VSS端子之间。如本文中所使用的，波浪号“～”指示一系列组件。例如，“R1～R2N”指示图2中所示的电阻元件R1、R2、……、R(N-1)、RN、R(N+1)、R(N+2)、……和R2N。参考电压生成电路11可以划分核心电压VCORE以生成上限参考电压VBLP_H、测试参考电压VCORE_HALF、以及下限参考电压VBLP_L。参考电压生成电路11可以通过节点nd21输出上限参考电压VBLP_H、可以通过节点nd22输出测试参考电压VCORE_HALF，并且可以通过节点nd23输出下限参考电压VBLP_L。在本实施例中，测试参考电压VCORE_HALF可以被设置成核心电压VCORE的电平的一半，上限参考电压VBLP_H可以被设置成高于测试参考电压VCORE_HALF，并且下限参考电压VBLP_L可以被设置成低于测试参考电压VCORE_HALF。对于不同的实施例电阻元件R1～R2N的数目‘2N’(其中‘N’表示自然数)可以是不同的。根据实施例，上限参考电压VBLP_H的电平可以被设置成是不同的。类似地，根据实施例，下限参考电压VBLP_L的电平可以被设置成是不同的。

参考图3，计数操作控制信号生成电路12可以包括控制信号反相电路31、选择输入电路32、电压稳定电路33、以及计数操作控制信号输出电路34。

控制信号反相电路31可以包括反相器IV31。反相器IV31可以反相地缓冲控制信号CTRL，以生成反相控制信号CTRLB。在当从内部电压生成电路1进入用于调节测试内部电压VBLP_TEST的电平的测试模式时的时间点过去了用来驱动测试内部电压VBLP_TEST所必要的时间段时的时间点处，控制信号CTRL的电平可以从逻辑“低”电平改变到逻辑“高”电平。在进入测试模式之后对于调节测试内部电压VBLP_TEST的电平所必要的时间段可以根据实施例被设置成不同。

选择输入电路32可以包括第一输入开关SW31和第二输入开关SW32。响应于反相控制信号CTRLB，可以接通第一输入开关SW31。如果具有逻辑“高”电平的反相控制信号CTRLB被输入到第一输入开关SW31，则第一输入开关SW31可以被接通以将测试参考电压VCORE_HALF传输到节点nd31。响应于控制信号CTRL，可以接通第二输入开关SW32。如果具有逻辑“高”电平的控制信号CTRL被输入到第二输入开关SW32，则第二输入开关SW32可以被接通以将测试内部电压VBLP_TEST传输到节点nd31。

电压稳定电路33可以包括电容器C31和C32。电容器C31可以被耦接在核心电压VCORE端子与节点nd32之间。电容器C32可以被耦接在节点nd32与接地电压VSS端子之间。电容器C31和C32可以稳定节点nd32的电压电平。电容器C31和C32可以防止计数操作控制信号输出电路34中的电压设置比较电路341的输入偏移值根据温度的变化而突然变化。电容器C31和C32可以相应地使节点nd32与核心电压VCORE端子以及接地电压VSS端子耦接，以稳定地维持节点nd32的电压。

计数操作控制信号输出电路34可以包括电压设置比较电路341、反馈开关SW33以及反相器IV32。响应于反相控制信号CTRLB，可以接通反馈开关SW33。如果具有逻辑“高”电平的反相控制信号CTRLB被输入到反馈开关SW33，则反馈开关SW33可以被接通以将上拉计数操作控制信号CNT_CTRP反馈到节点nd32。反相器IV32可以反相地缓冲上拉计数操作控制信号CNT_CTRP，以输出上拉计数操作控制信号CNT_CTRP的反相缓冲信号，来作为下拉计数操作控制信号CNT_CTRN。当反馈开关SW33被接通的时候，电压设置比较电路341可以充当电压跟随器，以通过节点nd33输出节点nd31的电压，来作为上拉计数操作控制信号CNT_CTRP。当反馈开关SW33被接通的时候，电压设置比较电路341可以将上拉计数操作控制信号CNT_CTRP设置为测试参考电压VCORE_HALF。当响应于具有逻辑“低”电平的反相控制信号CTRLB而关断反馈开关SW33的时候，电压设置比较电路341可以比较节点nd31的电压与节点nd32的电压，以生成上拉计数操作控制信号CNT_CTRP与下拉计数操作控制信号CNT_CTRN。当反馈开关SW33被关断的时候，如果测试内部电压VBLP_TEST高于被设置为测试参考电压VCORE_HALF的节点nd32电压，则电压设置比较电路341可以生成具有逻辑“高”电平的上拉计数操作控制信号CNT_CTRP以及具有逻辑“低”电平的下拉计数操作控制信号CNT_CTRN。当反馈开关SW33被关断的时候，如果测试内部电压VBLP_TEST低于节点nd32电压，则电压设置比较电路341可以生成具有逻辑“低”电平的上拉计数操作控制信号CNT_CTRP以及具有逻辑“高”电平的下拉计数操作控制信号CNT_CTRN。可以通过使用运算放大器(也被称为“OPamp”)来实现电压设置比较电路341。

当控制信号CTRL具有逻辑“低”电平的时候，计数操作控制信号生成电路12可以驱动上拉计数操作控制信号CNT_CTRP以具有与测试参考电压VCORE_HALF相同的电平。当控制信号CTRL具有逻辑“高”电平的时候，计数操作控制信号生成电路12可以生成上拉计数操作控制信号CNT_CTRP，其逻辑电平根据测试内部电压VBLP_TEST的电平而被确定。如果测试内部电压VBLP_TEST低于测试参考电压VCORE_HALF，则计数操作控制信号生成电路12可以生成具有逻辑“低”电平的上拉计数操作控制信号CNT_CTRP以及具有逻辑“高”电平的下拉计数操作控制信号CNT_CTRN。如果测试内部电压VBLP_TEST高于测试参考电压VCORE_HALF，则计数操作控制信号生成电路12可以生成具有逻辑“高”电平的上拉计数操作控制信号CNT_CTRP以及具有逻辑“低”电平的下拉计数操作控制信号CNT_CTRN。

参考图4，内部电压驱动调节电路13可以包括上拉电压选择电路41、上拉驱动控制信号生成电路42、上拉内部电压输出电路43、下拉电压选择电路44、下拉驱动控制信号生成电路45、以及下拉内部电压输出电路46。对于一些实施例，上拉驱动控制信号生成电路42与下拉驱动控制信号生成电路45中的至少一个可以被实现为驱动控制信号生成电路。类似地，上拉电压选择电路41与下拉电压选择电路44中的至少一个可以被实现为电压选择电路。同样地，上拉内部电压输出电路43与下拉内部电压输出电路46中的至少一个可以被实现为内部电压输出电路。相应地，针对各种信号之中的信号的上拉信号和下拉信号中的至少一个可以被实现为没有“上拉”或“下拉”指定的信号。例如，上拉计数操作控制信号与下拉计数操作控制信号中的至少一个可以出于命名的目的而被实现为计数操作控制信号。

上拉电压选择电路41可以响应于测试模式信号TRIM_EN、根据下限参考电压VBLP_L和测试参考电压VCORE_HALF而生成上拉选择参考电压VR_SELP。测试模式信号TRIM_EN可以被使能以具有逻辑“高”电平，以便激活用于调节测试内部电压VBLP_TEST的电平的测试模式。如果被禁止以具有逻辑“低”电平的测试模式信号TRIM_EN被输入到上拉电压选择电路41，则上拉电压选择电路41可以选择并且输出下限参考电压VBLP_L，以作为上拉选择参考电压VR_SELP。如果被使能以具有逻辑“高”电平的测试模式信号TRIM_EN被输入到上拉电压选择电路41，则上拉电压选择电路41可以选择并且输出测试参考电压VCORE_HALF，以作为上拉选择参考电压VR_SELP。

上拉电压选择电路41可以响应于测试模式信号TRIM_EN、根据内部电压VBLP和测试内部电压VBLP_TEST而生成上拉选择内部电压VBLP_SELP。如果被禁止以具有逻辑“低”电平的测试模式信号TRIM_EN被输入到上拉电压选择电路41，则上拉电压选择电路41可以选择并且输出内部电压VBLP，以作为上拉选择内部电压VBLP_SELP。如果被使能以具有逻辑“高”电平的测试模式信号TRIM_EN被输入到上拉电压选择电路41，则上拉电压选择电路41可以选择并且输出测试内部电压VBLP_TEST，以作为上拉选择内部电压VBLP_SELP。以下参考图5更充分地描述上拉电压选择电路41的操作和配置。

响应于上拉计数操作控制信号CNT_CTRP、计数振荡信号CNT_OSC、调节激活信号CAL_EN、偏置电压VBIAS以及测试模式信号TRIM_EN，上拉驱动控制信号生成电路42可以根据上拉选择参考电压VR_SELP和上拉选择内部电压VBLP_SELP而生成上拉驱动控制信号DCNTP。偏置电压VBIAS可以被设置成具有某个电平。可以根据实施例不同地设置偏置电压VBIAS的电平。如果上拉计数操作控制信号CNT_CTRP具有第一逻辑电平，则上拉驱动控制信号生成电路42可以终止其计数操作，以均衡地维持上拉驱动调节信号(图6的DTRIMP<1:2>)的逻辑电平组合。当测试模式信号TRIM_EN被使能以激活测试模式时，如果上拉计数操作控制信号CNT_CTRP具有第二逻辑电平，使能则每当产生计数振荡信号CNT_OSC的脉冲时，上拉驱动控制信号生成电路42可以执行计数操作，以改变上拉驱动调节信号(图6的DTRIMP<1:2>)的逻辑电平组合。在这样的情况中，根据实施例可以调节上拉驱动调节信号(图6的DTRIMP<1:2>)的逻辑电平组合，以减小或增大测试内部电压VBLP_TEST的电平。以下参考图6和7更充分地描述上拉驱动控制信号生成电路42的操作和配置。

上拉内部电压输出电路43可以响应于测试模式信号TRIM_EN和上拉驱动控制信号DCNTP而生成内部电压VBLP和测试内部电压VBLP_TEST。如果测试模式信号TRIM_EN被禁止以去激活测试模式，则上拉内部电压输出电路43可以响应于上拉驱动控制信号DCNTP而驱动内部电压VBLP。如果测试模式信号TRIM_EN被使能以激活测试模式，则上拉内部电压输出电路43可以响应于上拉驱动控制信号DCNTP而驱动内部电压VBLP和测试内部电压VBLP_TEST。以下参考图8更充分地描述上拉内部电压输出电路43的操作和配置。

下拉电压选择电路44可以响应于测试模式信号TRIM_EN、根据上限参考电压VBLP_H和测试参考电压VCORE_HALF而生成下拉选择参考电压VR_SELN。如果被禁止以具有逻辑“低”电平的测试模式信号TRIM_EN被输入到下拉电压选择电路44，则下拉电压选择电路44可以选择并且输出上限参考电压VBLP_H，以作为下拉选择参考电压VR_SELN。如果被使能以具有逻辑“高”电平的测试模式信号TRIM_EN被输入到下拉电压选择电路44，则下拉电压选择电路44可以选择并且输出测试参考电压VCORE_HALF，以作为下拉选择参考电压VR_SELN。

下拉电压选择电路44可以响应于测试模式信号TRIM_EN、根据内部电压VBLP和测试内部电压VBLP_TEST而生成下拉选择内部电压VBLP_SELN。如果被禁止以具有逻辑“低”电平的测试模式信号TRIM_EN被输入到下拉电压选择电路44，则下拉电压选择电路44可以选择并且输出内部电压VBLP，以作为下拉选择内部电压VBLP_SELN。如果被使能以具有逻辑“高”电平的测试模式信号TRIM_EN被输入到下拉电压选择电路44，则下拉电压选择电路44可以选择并且输出测试内部电压VBLP_TEST，以作为下拉选择内部电压VBLP_SELN。以下参考图9更充分地描述下拉电压选择电路44的操作和配置。

响应于下拉计数操作控制信号CNT_CTRN、计数振荡信号CNT_OSC、调节激活信号CAL_EN、偏置电压VBIAS以及测试模式信号TRIM_EN，下拉驱动控制信号生成电路45可以根据下拉选择参考电压VR_SELN和下拉选择内部电压VBLP_SELN而生成下拉驱动控制信号DCNTN。如果下拉计数操作控制信号CNT_CTRN具有第一逻辑电平，则下拉驱动控制信号生成电路45可以终止其计数操作，以均衡地维持下拉驱动调节信号(图10的DTRIMN<1:2>)的逻辑电平组合。在测试模式信号TRIM_EN被使能以激活测试模式的时候，如果下拉计数操作控制信号CNT_CTRN具有第二逻辑电平使能，则每当产生计数振荡信号CNT_OSC的脉冲时，下拉驱动控制信号生成电路45可以执行计数操作，以改变下拉驱动调节信号(图10的DTRIMN<1:2>)的逻辑电平组合。在这样的情况中，根据实施例可以调节下拉驱动调节信号(图10的DTRIMN<1:2>)的逻辑电平组合，以减小或增大测试内部电压VBLP_TEST的电平。以下参考图10和11更充分地描述下拉驱动控制信号生成电路45的操作和配置。

下拉内部电压输出电路46可以响应于测试模式信号TRIM_EN和下拉驱动控制信号DCNTN而生成内部电压VBLP和测试内部电压VBLP_TEST。如果测试模式信号TRIM_EN被禁止以去激活测试模式，则下拉内部电压输出电路46可以响应于下拉驱动控制信号DCNTN而驱动内部电压VBLP。如果测试模式信号TRIM_EN被使能以激活测试模式，则下拉内部电压输出电路46可以响应于下拉驱动控制信号DCNTN而驱动内部电压VBLP和测试内部电压VBLP_TEST。以下参考图12更充分地描述下拉内部电压输出电路46的操作和配置。

参考图5，上拉电压选择电路41可以包括上拉测试模式信号反相电路51、上拉选择参考电压生成电路52、以及上拉选择内部电压生成电路53。

上拉测试模式信号反相电路51可以包括反相器IV51。反相器IV51可以反相地缓冲测试模式信号TRIM_EN，以生成反相测试模式信号TRIM_ENB。测试模式信号TRIM_EN可以被使能以具有逻辑“高”电平，以便激活用于调节测试内部电压VBLP_TEST的电平的测试模式。测试模式信号TRIM_EN可以被禁止以具有逻辑“低”电平以便终止测试模式。

上拉选择参考电压生成电路52可以包括第一参考电压开关SW51和第二参考电压开关SW52。响应于反相测试模式信号TRIM_ENB，可以接通第一参考电压开关SW51。如果具有逻辑“高”电平的反相测试模式信号TRIM_ENB被输入到第一参考电压开关SW51，则第一参考电压开关SW51可以被接通以通过节点nd51输出下限参考电压VBLP_L来作为上拉选择参考电压VR_SELP。响应于测试模式信号TRIM_EN，可以接通第二参考电压开关SW52。如果具有逻辑“高”电平的测试模式信号TRIM_EN被输入到第二参考电压开关SW52，则第二参考电压开关SW52可以被接通以通过节点nd51输出测试参考电压VCORE_HALF来作为上拉选择参考电压VR_SELP。

上拉选择内部电压生成电路53可以包括第一内部电压开关SW53和第二内部电压开关SW54。响应于测试模式信号TRIM_EN，可以接通第一内部电压开关SW53。如果具有逻辑“高”电平的测试模式信号TRIM_EN被输入到第一内部电压开关SW53，则第一内部电压开关SW53可以被接通以通过节点nd52输出测试内部电压VBLP_TEST来作为上拉选择内部电压VBLP_SELP。响应于反相测试模式信号TRIM_ENB，可以接通第二内部电压开关SW54。如果具有逻辑“高”电平的反相测试模式信号TRIM_ENB被输入到第二内部电压开关SW54，则第二内部电压开关SW54可以被接通以通过节点nd52输出内部电压VBLP来作为上拉选择内部电压VBLP_SELP。

如果被禁止以具有逻辑“低”电平的测试模式信号TRIM_EN被输入到上拉电压选择电路41，则上拉电压选择电路41可以选择和输出下限参考电压VBLP_L以作为上拉选择参考电压VR_SELP，并且可以选择和输出内部电压VBLP以作为上拉选择内部电压VBLP_SELP。如果被使能以具有逻辑“高”电平的测试模式信号TRIM_EN被输入到上拉电压选择电路41，则上拉电压选择电路41可以选择和输出测试参考电压VCORE_HALF以作为上拉选择参考电压VR_SELP，并且可以选择和输出测试内部电压VBLP_TEST以作为上拉选择内部电压VBLP_SELP。

参考图6，上拉驱动控制信号生成电路42可以包括上拉计数器61和上拉比较驱动调节电路62。

上拉计数器61可以生成上拉驱动调节信号DTRIMP<1:2>，其逻辑电平组合通过响应于测试模式信号TRIM_EN、上拉计数操作控制信号CNT_CTRP以及计数振荡信号CNT_OSC执行计数操作来被确定。如果测试模式信号TRIM_EN被使能以具有逻辑“高”电平以便激活测试模式并且上拉计数操作控制信号CNT_CTRP具有逻辑“高”电平，则上拉计数器61可以执行计数操作以调节上拉驱动调节信号DTRIMP<1:2>的逻辑电平组合。如果测试模式没有被激活或者上拉计数操作控制信号CNT_CTRP具有逻辑“低”电平，则上拉计数器61可以终止计数操作。

上拉比较驱动调节电路62可以响应于偏置电压VBIAS、调节激活信号CAL_EN、以及上拉驱动调节信号DTRIMP<1:2>、根据上拉选择参考电压VR_SELP和上拉选择内部电压VBLP_SELP而生成上拉驱动控制信号DCNTP。当调节激活信号CAL_EN在测试模式中被设置成具有逻辑“高”电平的时候，上拉比较驱动调节电路62可以比较上拉选择参考电压VR_SELP与上拉选择内部电压VBLP_SELP，以生成上拉驱动控制信号DCNTP。上拉比较驱动调节电路62可以根据上拉驱动调节信号DTRIMP<1:2>的逻辑电平组合来调节上拉驱动控制信号DCNTP的电平，以降低或增大测试内部电压VBLP_TEST的电平。以下参考图13和14更充分地描述上拉比较驱动调节电路62的操作。

参考图7，上拉比较驱动调节电路62可以包括电流供给器71和选择电流放电器72。

电流供给器71可以包括PMOS晶体管P71和P72。PMOS晶体管P71可以被耦接在功率供给电压VDD端子与节点nd71之间，并且可以响应于节点nd71的电压而被接通。PMOS晶体管P72可以被耦接在功率供给电压VDD端子与节点nd72之间，并且可以响应于节点nd71的电压而被接通。PMOS晶体管P71和P72可以构成电流镜像电路，以将相同的电流供给到节点nd71和nd72二者。上拉驱动控制信号DCNTP可以通过节点nd72而被输出。

选择电流放电器72可以包括NMOS晶体管N711～N715。NMOS晶体管N711可以被耦接在节点nd71与节点nd73之间，并且可以通过上拉选择参考电压VR_SELP来调节NMOS晶体管N711的接通电平。NMOS晶体管N712和N713可以被串联地耦接在节点nd71与节点nd73之间。可以通过上拉选择参考电压VR_SELP来调节NMOS晶体管N712的接通电平。可以通过上拉驱动调节信号DTRIMP<1:2>的第二位DTRIMP<2>来调节NMOS晶体管N713的接通电平。NMOS晶体管N714和N715可以被串联地耦接在节点nd71与节点nd73之间。可以通过上拉选择参考电压VR_SELP来调节NMOS晶体管N714的接通电平。可以通过上拉驱动调节信号DTRIMP<1:2>的第一位DTRIMP<1>来调节NMOS晶体管N715的接通电平。在本实施例中，NMOS晶体管N712和N713的可驱动性可以被设置成大于NMOS晶体管N714和N715的可驱动性。也就是说，NMOS晶体管N712和N713中每一个的沟道宽度与沟道长度比可以被设置成大于NMOS晶体管N714和N715中每一个的沟道宽度与沟道长度比。NMOS晶体管N711～N715中每一个的沟道宽度与沟道长度比可以针对不同实施例被不同地设置。

选择电流放电器72可以还包括NMOS晶体管N721～N726。NMOS晶体管N721可以被耦接在节点nd72与节点nd73之间，并且可以通过上拉选择内部电压VBLP_SELP来调节NMOS晶体管N721的接通电平。NMOS晶体管N722和N723可以被串联地耦接在节点nd72与节点nd73之间。可以通过上拉选择内部电压VBLP_SELP来调节NMOS晶体管N722的接通电平。可以通过调节激活信号CAL_EN来调节NMOS晶体管N723的接通电平。NMOS晶体管N724和N725可以被串联地耦接在节点nd72与节点nd73之间。可以通过上拉选择内部电压VBLP_SELP来调节NMOS晶体管N724的接通电平。可以通过调节激活信号CAL_EN来调节NMOS晶体管N725的接通电平。NMOS晶体管N726可以被耦接在节点nd73与接地电压VSS端子之间，并且可以响应于偏置电压VBIAS而被接通。在本实施例中，NMOS晶体管N722和N723的可驱动性可以被设置成大于NMOS晶体管N724和N725的可驱动性。也就是说，NMOS晶体管N722和N723中每一个的沟道宽度与沟道长度比可以被设置成大于NMOS晶体管N724和N725中每一个的沟道宽度与沟道长度比。NMOS晶体管N721～N725中每一个的沟道宽度与沟道长度比可以根据实施例被设置成不同的。

当调节激活信号CAL_EN在测试模式中被设置成具有逻辑“高”电平的时候，上拉比较驱动调节电路62可以比较上拉选择参考电压VR_SELP与上拉选择内部电压VBLP_SELP，以生成上拉驱动控制信号DCNTP。上拉比较驱动调节电路62可以根据上拉驱动调节信号DTRIMP<1:2>的逻辑电平组合来调节上拉驱动控制信号DCNTP的电平，以降低或增大测试内部电压VBLP_TEST的电平。

参考图8，上拉内部电压输出电路43可以包括上拉驱动电路81和测试上拉驱动电路82。

上拉驱动电路81可以包括PMOS晶体管P81、电阻元件R81与NMOS晶体管N81。PMOS晶体管P81可以被耦接在功率供给电压VDD端子与节点nd81之间，通过所述节点nd81来输出内部电压VBLP，并且PMOS晶体管P81可以响应于上拉驱动控制信号DCNTP来驱动节点nd81从而上拉内部电压VBLP。电阻元件R81和NMOS晶体管N81可以被串联地耦接在节点nd81与接地电压VSS端子之间。响应于测试模式信号TRIM_EN，可以接通NMOS晶体管N81。

测试上拉驱动电路82可以包括上拉转换开关(transfer switch)SW81、PMOS晶体管P82、电阻元件R82和NMOS晶体管N82。如果测试模式信号TRIM_EN被使能以具有逻辑“高”电平以便激活测试模式，则上拉转换开关SW81可以被接通以将上拉驱动控制信号DCNTP传输到PMOS晶体管P82。PMOS晶体管P82可以被耦接在功率供给电压VDD端子与节点nd82之间，通过所述节点nd82来输出测试内部电压VBLP_TEST，并且PMOS晶体管P82可以响应于上拉驱动控制信号DCNTP来驱动节点nd82从而上拉测试内部电压VBLP_TEST。电阻元件R82和NMOS晶体管N82可以被串联地耦接在节点nd82与接地电压VSS端子之间。响应于测试模式信号TRIM_EN，可以接通NMOS晶体管N82。在测试模式被激活之后，测试上拉驱动电路82可以根据上拉驱动控制信号DCNTP的电平来调节测试内部电压VBLP_TEST的上拉电平。如果上拉驱动控制信号DCNTP的电平增大，则测试内部电压VBLP_TEST的电平可降低，因为PMOS晶体管P82的上拉可驱动性降低。相反，如果上拉驱动控制信号DCNTP的电平降低，则测试内部电压VBLP_TEST的电平可增大，因为PMOS晶体管P82的上拉可驱动性增大。

参考图9，下拉电压选择电路44可以包括下拉测试模式信号反相电路91、下拉选择参考电压生成电路92、以及下拉选择内部电压生成电路93。

下拉测试模式信号反相电路91可以包括反相器IV91。反相器IV91可以反相地缓冲测试模式信号TRIM_EN，以生成反相测试模式信号TRIM_ENB。测试模式信号TRIM_EN可以被使能以具有逻辑“高”电平，以便激活用于调节测试内部电压VBLP_TEST的电平的测试模式。测试模式信号TRIM_EN可以被禁止以具有逻辑“低”电平以便终止测试模式。

下拉选择参考电压生成电路92可以包括第一参考电压开关SW921和第二参考电压开关SW922。响应于反相测试模式信号TRIM_ENB，可以接通第一参考电压开关SW921。如果具有逻辑“高”电平的反相测试模式信号TRIM_ENB被输入到第一参考电压开关SW921，则第一参考电压开关SW921可以被接通以通过节点nd921输出上限参考电压VBLP_H来作为下拉选择参考电压VR_SELN。响应于测试模式信号TRIM_EN，可以接通第二参考电压开关SW922。如果具有逻辑“高”电平的测试模式信号TRIM_EN被输入到第二参考电压开关SW922，则第二参考电压开关SW922可以被接通以通过节点nd921输出测试参考电压VCORE_HALF来作为下拉选择参考电压VR_SELN。

下拉选择内部电压生成电路93可以包括第一内部电压开关SW931和第二内部电压开关SW932。响应于测试模式信号TRIM_EN，可以接通第一内部电压开关SW931。如果具有逻辑“高”电平的测试模式信号TRIM_EN被输入到第一内部电压开关SW931，则第一内部电压开关SW931可以被接通以通过节点nd931输出测试内部电压VBLP_TEST来作为下拉选择内部电压VBLP_SELN。响应于反相测试模式信号TRIM_ENB，可以接通第二内部电压开关SW932。如果具有逻辑“高”电平的反相测试模式信号TRIM_ENB被输入到第二内部电压开关SW932，则第二内部电压开关SW932可以被接通以通过节点nd931输出内部电压VBLP来作为下拉选择内部电压VBLP_SELN。

如果被禁止以具有逻辑“低”电平的测试模式信号TRIM_EN被输入到下拉电压选择电路44，则下拉电压选择电路44可以选择和输出上限参考电压VBLP_H以作为下拉选择参考电压VR_SELN，并且可以选择和输出内部电压VBLP以作为下拉选择内部电压VBLP_SELN。如果被使能以具有逻辑“高”电平的测试模式信号TRIM_EN被输入到下拉电压选择电路44，则下拉电压选择电路44可以选择和输出测试参考电压VCORE_HALF以作为下拉选择参考电压VR_SELN，并且可以选择和输出测试内部电压VBLP_TEST以作为下拉选择内部电压VBLP_SELN。

参考图10，下拉驱动控制信号生成电路45可以包括下拉计数器94和下拉比较驱动调节电路95。

下拉计数器94可以生成下拉驱动调节信号DTRIMN<1:2>，其逻辑电平组合通过响应于测试模式信号TRIM_EN、下拉计数操作控制信号CNT_CTRN以及计数振荡信号CNT_OSC执行计数操作来被确定。如果测试模式信号TRIM_EN被使能以具有逻辑“高”电平以便激活测试模式并且下拉计数操作控制信号CNT_CTRN具有逻辑“高”电平，则下拉计数器94可以执行计数操作以调节下拉驱动调节信号DTRIMN<1:2>的逻辑电平组合。如果测试模式没有被激活或者下拉计数操作控制信号CNT_CTRN具有逻辑“低”电平，则下拉计数器94可以终止计数操作。

下拉比较驱动调节电路95可以响应于偏置电压VBIAS、调节激活信号CAL_EN、以及下拉驱动调节信号DTRIMN<1:2>、根据下拉选择参考电压VR_SELN和下拉选择内部电压VBLP_SELN而生成下拉驱动控制信号DCNTN。当调节激活信号CAL_EN在测试模式中被设置成具有逻辑“高”电平的时候，下拉比较驱动调节电路95可以比较下拉选择参考电压VR_SELN与下拉选择内部电压VBLP_SELN，以生成下拉驱动控制信号DCNTN。下拉比较驱动调节电路95可以根据下拉驱动调节信号DTRIMN<1:2>的逻辑电平组合来调节下拉驱动控制信号DCNTN的电平，以降低或增大测试内部电压VBLP_TEST的电平。以下参考图15和16更充分地描述下拉比较驱动调节电路95的操作。

参考图11，下拉比较驱动调节电路95可以包括选择电流供给器96和电流放电器97。

选择电流供给器96可以包括反相器IV961和PMOS晶体管P960～P965。反相器IV961可以反相地缓冲偏置电压VBIAS以输出偏置电压VBIAS的反相缓冲电压。PMOS晶体管P960可以被耦接在功率供给电压VDD端子与节点nd961之间，并且可以根据反相器IV961的输出信号被接通，以将节点nd961驱动到功率供给电压VDD。PMOS晶体管P961可以被耦接在节点nd961与节点nd962之间，并且可以通过下拉选择参考电压VR_SELN来调节PMOS晶体管P961的接通电平。PMOS晶体管P962和P963可以被串联地耦接在节点nd961与节点nd962之间。可以通过下拉驱动调节信号DTRIMN<1:2>的第二位DTRIMN<2>来调节PMOS晶体管P962的接通电平。可以通过下拉选择参考电压VR_SELN来调节PMOS晶体管P963的接通电平。PMOS晶体管P964和P965可以被串联地耦接在节点nd961与节点nd962之间。可以通过下拉驱动调节信号DTRIMN<1:2>的第一位DTRIMN<1>来调节PMOS晶体管P964的接通电平。可以通过下拉选择参考电压VR_SELN来调节PMOS晶体管P965的接通电平。在本实施例中，PMOS晶体管P964和P965的可驱动性可以被设置成大于PMOS晶体管P962和P963的可驱动性。也就是说，PMOS晶体管P964和P965中每一个的沟道宽度与沟道长度比可以被设置成大于PMOS晶体管P962和P963中每一个的沟道宽度与沟道长度比。PMOS晶体管P960～P965中每一个的沟道宽度与沟道长度比可以根据实施例被设置成不同的。

选择电流供给器96可以还包括反相器IV962和PMOS晶体管P971～P975。反相器IV962可以反相地缓冲调节激活信号CAL_EN，以输出调节激活信号CAL_EN的反相缓冲信号。PMOS晶体管P971可以被耦接在节点nd961与节点nd963之间，并且可以通过下拉选择内部电压VBLP_SELN来调节PMOS晶体管P971的接通电平。PMOS晶体管P972和P973可以被串联地耦接在节点nd961与节点nd963之间。可以通过反相器IV962的输出信号来调节PMOS晶体管P972的接通电平。可以通过下拉选择内部电压VBLP_SELN来调节PMOS晶体管P973的接通电平。PMOS晶体管P974和P975可以被串联地耦接在节点nd961与节点nd963之间。可以通过反相器IV962的输出信号来调节PMOS晶体管P974的接通电平。可以通过下拉选择内部电压VBLP_SELN来调节PMOS晶体管P975的接通电平。在本实施例中，PMOS晶体管P974和P975的可驱动性可以被设置成大于PMOS晶体管P972和P973的可驱动性。也就是说，PMOS晶体管P974和P975中每一个的沟道宽度与沟道长度比可以被设置成大于PMOS晶体管P972和P973中每一个的沟道宽度与沟道长度比。PMOS晶体管P971～P975中每一个的沟道宽度与沟道长度比可以针对不同实施例被不同地设置。

电流放电器97可以包括NMOS晶体管N971和N972。NMOS晶体管N971可以被耦接在节点nd962与接地电压VSS端子之间，并且可以响应于节点nd962的电压而被接通。NMOS晶体管N972可以被耦接在节点nd963与接地电压VSS端子之间，并且可以响应于节点nd962的电压而被接通。NMOS晶体管N971和N972可以构成电流镜像电路，以将来自节点nd962和nd963二者的相同电流排往接地电压VSS端子中。

参考图12，下拉内部电压输出电路46可以包括下拉驱动电路98和测试下拉驱动电路99。

下拉驱动电路98可以包括反相器IV98、PMOS晶体管P98、电阻元件R98与NMOS晶体管N98。反相器IV98可以接收并且反相地缓冲测试模式信号TRIM_EN，以输出测试模式信号TRIM_EN的反相缓冲信号。PMOS晶体管P98和电阻元件R98可以被串联地耦接在功率供给电压VDD端子与节点nd98之间，通过所述节点nd98来输出内部电压VBLP。PMOS晶体管P98可以响应于反相器IV98的输出信号而被接通，以上拉内部电压VBLP。NMOS晶体管N98可以被耦接在节点nd98与接地电压VSS端子之间。NMOS晶体管N98可以响应于下拉驱动控制信号DCNTN而被接通，以下拉内部电压VBLP。

测试下拉驱动电路99可以包括下拉转换开关SW99、PMOS晶体管P99、电阻元件R99与NMOS晶体管N99。如果测试模式信号TRIM_EN被使能以具有逻辑“高”电平以便激活测试模式，则下拉转换开关SW99可以被接通以将下拉驱动控制信号DCNTN传输到NMOS晶体管N99。PMOS晶体管P99和电阻元件R99可以被串联地耦接在功率供给电压VDD端子与节点nd99之间，通过所述节点nd99来输出测试内部电压VBLP_TEST。PMOS晶体管P99可以响应于反相器IV98的输出信号而被接通，以上拉测试内部电压VBLP_TEST。NMOS晶体管N99可以被耦接在节点nd99与接地电压VSS端子之间。NMOS晶体管N99可以响应于下拉驱动控制信号DCNTN而被接通，以下拉测试内部电压VBLP_TEST。在测试模式被激活之后，测试下拉驱动电路99可以根据下拉驱动控制信号DCNTN的电平来调节测试内部电压VBLP_TEST的下拉电平。如果下拉驱动控制信号DCNTN的电平增大，那么测试内部电压VBLP_TEST的电平可降低，因为NMOS晶体管N99的下拉可驱动性增大。相反，如果下拉驱动控制信号DCNTN的电平降低，那么测试内部电压VBLP_TEST的电平可增大，因为NMOS晶体管N99的下拉可驱动性降低。

参考图13，图示了根据上拉驱动调节信号DTRIMP<1:2>的各种逻辑电平组合的上拉驱动控制信号DCNTP的各种电平。如果上拉驱动调节信号DTRIMP<1:2>具有“LL”的逻辑电平组合，那么上拉驱动控制信号DCNTP可以被设置成具有“PL1”的电平。在上拉驱动调节信号DTRIMP<1:2>中，“LL”的逻辑电平组合意指上拉驱动调节信号DTRIMP<1:2>的第一位DTRIMP<1>和第二位DTRIMP<2>二者都被设置成具有逻辑“低”电平。如果上拉驱动调节信号DTRIMP<1:2>具有“HL”的逻辑电平组合，那么上拉驱动控制信号DCNTP可以被设置成具有“PL2”的电平。在上拉驱动调节信号DTRIMP<1:2>中，“HL”的逻辑电平组合意指上拉驱动调节信号DTRIMP<1:2>的第一位DTRIMP<1>被设置成具有逻辑“高”电平，并且上拉驱动调节信号DTRIMP<1:2>的第二位DTRIMP<2>被设置成具有逻辑“低”电平。如果上拉驱动调节信号DTRIMP<1:2>具有“LH”的逻辑电平组合，那么上拉驱动控制信号DCNTP可以被设置成具有“PL3”的电平。在上拉驱动调节信号DTRIMP<1:2>中，“LH”的逻辑电平组合意指上拉驱动调节信号DTRIMP<1:2>的第一位DTRIMP<1>被设置成具有逻辑“低”电平，并且上拉驱动调节信号DTRIMP<1:2>的第二位DTRIMP<2>被设置成具有逻辑“高”电平。如果上拉驱动调节信号DTRIMP<1:2>具有“HH”的逻辑电平组合，那么上拉驱动控制信号DCNTP可以被设置成具有“PL4”的电平。在上拉驱动调节信号DTRIMP<1:2>中，“HH”的逻辑电平组合意指上拉驱动调节信号DTRIMP<1:2>的第一位DTRIMP<1>和第二位DTRIMP<2>二者都被设置成具有逻辑“高”电平。与上拉驱动调节信号DTRIMP<1:2>的每个逻辑电平组合相对应的上拉驱动控制信号DCNTP的电平可以针对不同的实施例被不同地设置。在本实施例中，上拉驱动控制信号DCNTP的电平可以被设置成以“PL1”、“PL2”、“PL3”和‘PL4’的次序而顺序增大(即PL1<PL2<PL3<PL4)。也就是说，电平“PL1”可以被设置成是最低电平，并且电平“PL4”可以被设置成是最高电平。

在下文中参考图14来描述用于在测试模式中调节测试内部电压VBLP_TEST的电平的内部电压生成电路1的操作。可以假定：在上拉驱动控制信号DCNTP的电平与上拉驱动调节信号DTRIMP<1:2>的逻辑电平组合之间的相关性如图13的表格中所图示的那样被设置。

如图14中所图示的，因为由具有“PL1”的电平的上拉驱动控制信号DCNTP所驱动的测试内部电压VBLP_TEST的电平高于测试参考电压VCORE_HALF的电平，所以上拉计数操作控制信号CNT_CTRP可以被生成为具有逻辑“高”电平，使得上拉计数器(图6的61)执行计数操作。因为上拉驱动调节信号DTRIMP<1:2>的逻辑电平组合从“LL”改变成“HL”，所以由上拉比较驱动调节电路(图6的62)所生成的上拉驱动控制信号DCNTP可以具有“PL2”的电平。因为由具有“PL2”的电平的上拉驱动控制信号DCNTP所驱动的测试内部电压VBLP_TEST的电平高于测试参考电压VCORE_HALF的电平，所以上拉计数操作控制信号CNT_CTRP可以被生成为具有逻辑“高”电平，使得上拉计数器(图6的61)执行计数操作。因为上拉驱动调节信号DTRIMP<1:2>的逻辑电平组合从“HL”改变成“LH”，所以由上拉比较驱动调节电路(图6的62)所生成的上拉驱动控制信号DCNTP可以具有“PL3”的电平。因为由具有“PL3”的电平的上拉驱动控制信号DCNTP所驱动的测试内部电压VBLP_TEST的电平高于测试参考电压VCORE_HALF的电平，所以上拉计数操作控制信号CNT_CTRP可以被生成为具有逻辑“高”电平，使得上拉计数器(图6的61)执行计数操作。因为上拉驱动调节信号DTRIMP<1:2>的逻辑电平组合从“LH”改变成“HH”，所以由上拉比较驱动调节电路(图6的62)所生成的上拉驱动控制信号DCNTP可以具有“PL4”的电平。因为由具有“PL4”的电平的上拉驱动控制信号DCNTP所驱动的测试内部电压VBLP_TEST的电平低于测试参考电压VCORE_HALF的电平，所以上拉计数操作控制信号CNT_CTRP可以被生成为具有逻辑“低”电平，使得上拉计数器(图6的61)终止计数操作。

根据上述实施例，随着上拉驱动调节信号DTRIMP<1:2>被计数，上拉驱动控制信号DCNTP的电平可以被提升以降低测试内部电压VBLP_TEST的电平。然而，本公开内容不限于此实施例。在一些其它实施例中，内部电压生成电路1可以被实现使得随着上拉驱动调节信号DTRIMP<1:2>被计数，上拉驱动控制信号DCNTP的电平被降低以增大测试内部电压VBLP_TEST的电平。

参考图15，图示了根据下拉驱动调节信号DTRIMN<1:2>的各种逻辑电平组合的下拉驱动控制信号DCNTN的各种电平。如果下拉驱动调节信号DTRIMN<1:2>具有“HH”的逻辑电平组合，那么下拉驱动控制信号DCNTN可以被设置成具有“NL4”的电平。对于下拉驱动调节信号DTRIMN<1:2>，“HH”的逻辑电平组合意指下拉驱动调节信号DTRIMN<1:2>的第一位DTRIMN<1>和第二位DTRIMN<2>二者都被设置成具有逻辑“高”电平。如果下拉驱动调节信号DTRIMN<1:2>具有“LH”的逻辑电平组合，则下拉驱动控制信号DCNTN可以被设置成具有“NL3”的电平。对于下拉驱动调节信号DTRIMN<1:2>，“LH”的逻辑电平组合意指下拉驱动调节信号DTRIMN<1:2>的第一位DTRIMN<1>被设置成具有逻辑“低”电平，并且下拉驱动调节信号DTRIMN<1:2>的第二位DTRIMN<2>被设置成具有逻辑“高”电平。如果下拉驱动调节信号DTRIMN<1:2>具有“HL”的逻辑电平组合，则下拉驱动控制信号DCNTN可以被设置成具有“NL2”的电平。对于下拉驱动调节信号DTRIMN<1:2>，“HL”的逻辑电平组合意指下拉驱动调节信号DTRIMN<1:2>的第一位DTRIMN<1>被设置成具有逻辑“高”电平，并且下拉驱动调节信号DTRIMN<1:2>的第二位DTRIMN<2>被设置成具有逻辑“低”电平。如果下拉驱动调节信号DTRIMN<1:2>具有“LL”的逻辑电平组合，则下拉驱动控制信号DCNTN可以被设置成具有“NL1”的电平。对于下拉驱动调节信号DTRIMN<1:2>，“LL”的逻辑电平组合意指下拉驱动调节信号DTRIMN<1:2>的第一位DTRIMN<1>和第二位DTRIMN<2>二者都被设置成具有逻辑“低”电平。与下拉驱动调节信号DTRIMN<1:2>的每个逻辑电平组合相对应的下拉驱动控制信号DCNTN的电平可以针对不同的实施例被不同地设置。在本实施例中，下拉驱动控制信号DCNTN的电平可以被设置成以“NL4”、“NL3”、“NL2”和“NL1”的次序而顺序降低(即NL4>NL3>NL2>NL1)。也就是说，电平“NL4”可以被设置成是最高电平，并且电平“NL1”可以被设置成是最低电平。

在下文中参考图16来描述用于在测试模式中调节测试内部电压VBLP_TEST的电平的内部电压生成电路1的操作。可以假定：在下拉驱动控制信号DCNTN的电平与下拉驱动调节信号DTRIMN<1:2>的逻辑电平组合之间的相关性如图15的表格中所图示的那样被设置。

如图16中所图示的，因为由具有“NL4”的电平的下拉驱动控制信号DCNTN所驱动的测试内部电压VBLP_TEST的电平低于测试参考电压VCORE_HALF的电平，所以下拉计数操作控制信号CNT_CTRN可以被生成为具有逻辑“高”电平，使得下拉计数器(图10的94)执行计数操作。因为下拉驱动调节信号DTRIMN<1:2>的逻辑电平组合从“HH”改变成“LH”，所以由下拉比较驱动调节电路(图10的95)所生成的下拉驱动控制信号DCNTN可以具有“NL3”的电平。因为由具有“NL3”的电平的下拉驱动控制信号DCNTN所驱动的测试内部电压VBLP_TEST的电平低于测试参考电压VCORE_HALF的电平，所以下拉计数操作控制信号CNT_CTRN可以被生成为具有逻辑“高”电平，使得下拉计数器(图10的94)执行计数操作。因为下拉驱动调节信号DTRIMN<1:2>的逻辑电平组合从“LH”改变成“HL”，所以由下拉比较驱动调节电路(图10的95)所生成的下拉驱动控制信号DCNTN可以具有“NL2”的电平。因为由具有“NL2”的电平的下拉驱动控制信号DCNTN所驱动的测试内部电压VBLP_TEST的电平低于测试参考电压VCORE_HALF的电平，所以下拉计数操作控制信号CNT_CTRN可以被生成为具有逻辑“高”电平，使得下拉计数器(图10的94)执行计数操作。因为下拉驱动调节信号DTRIMN<1:2>的逻辑电平组合从“HL”改变成“LL”，所以由下拉比较驱动调节电路(图10的95)所生成的下拉驱动控制信号DCNTN可以具有“NL1”的电平。因为由具有“NL1”的电平的下拉驱动控制信号DCNTN所驱动的测试内部电压VBLP_TEST的电平高于测试参考电压VCORE_HALF的电平，所以下拉计数操作控制信号CNT_CTRN可以被生成为具有逻辑“低”电平，使得下拉计数器(图10的94)终止计数操作。

根据上述实施例，随着下拉驱动调节信号DTRIMN<1:2>被计数，下拉驱动控制信号DCNTN的电平可以被降低以增大测试内部电压VBLP_TEST的电平。然而，本公开内容不限于此实施例。在一些其它实施例中，内部电压生成电路1可以被实现使得随着下拉驱动调节信号DTRIMN<1:2>被计数，下拉驱动控制信号DCNTN的电平被提升以降低测试内部电压VBLP_TEST的电平。

如上所述，根据实施例的内部电压生成电路1可以提供测试模式，所述测试模式可以根据上拉驱动调节信号DTRIMP<1:2>或下拉驱动调节信号DTRIMN<1:2>来调节测试内部电压VBLP_TEST的电平，所述上拉驱动调节信号DTRIMP<1:2>或下拉驱动调节信号DTRIMN<1:2>的逻辑电平组合根据计数操作而变化。内部电压生成电路1可以基于测试模式中的测试参考电压VCORE_HALF来在某个范围内调节测试内部电压VBLP_TEST的电平，尽管内部电压生成电路1中的运算放大器的输入偏移值变化。在由内部电压生成电路1生成位线预充电电压的情况中，可以基于测试模式中的测试参考电压VCORE_HALF而在某个范围内调节测试内部电压VBLP_TEST的电平，尽管位线预充电电压的电平根据内部电压生成电路1中的运算放大器的输入偏移值的变化而改变。内部电压生成电路1可以稳定地维持位线预充电电压以防止数据感测裕度被减小。