竖直存储器器件
阅读说明：本技术 竖直存储器器件 (Vertical memory device ) 是由 金俊亨 金光洙 白石千 林根元 于 2019-08-15 设计创作，主要内容包括：一种竖直存储器器件,包括：具有外围电路结构的衬底；第一栅极图案,具有从衬底竖直地堆叠的第一栅极焊盘区域；竖直沟道结构,穿透第一栅极图案；第一栅极接触结构,每个第一栅极接触结构竖直地延伸到对应第一栅极焊盘区域；模制图案,从所述衬底彼此竖直地堆叠,其中,每个所述模制图案被定位在距所述衬底的与对应栅极图案相同的高度处；外围接触结构,穿透所述模制图案以连接到所述外围电路结构；第一块分离结构,设置在所述第一栅极接触结构与所述外围接触结构之间；以及第一外围电路连接布线,跨所述第一块分离结构而延伸,以将所述第一栅极接触结构中的一个第一栅极接触结构连接到所述外围接触结构中的一个外围接触结构。(A vertical memory device, comprising: a substrate having a peripheral circuit structure; a first gate pattern having a first gate pad region vertically stacked from the substrate; a vertical channel structure penetrating the first gate pattern; first gate contact structures each vertically extending to a corresponding first gate pad region; mold patterns vertically stacked from the substrate to each other, wherein each of the mold patterns is positioned at the same height from the substrate as a corresponding gate pattern; a peripheral contact structure penetrating the molding pattern to be connected to the peripheral circuit structure; a first bulk isolation structure disposed between the first gate contact structure and the peripheral contact structure; and a first peripheral circuit connection wiring extending across the first block separation structures to connect one of the first gate contact structures to one of the peripheral contact structures.)
相关申请的相交引用
本申请要求于2018年8月16日在韩国知识产权局提交的韩国专利申请No.10-2018-0095582的优先权权益，其公开内容通过引用整体并入本文中。
技术领域
本发明构思涉及一种竖直存储器器件。
背景技术
为了提高产品的价格竞争力，需要不断地提高半导体器件的集成度。为了提高半导体器件的集成度，已经开发了具有三维结构的半导体器件，其中栅极图案在衬底的竖直方向上堆叠。然而，随着要堆叠的栅极图案的数量逐渐增加，可能会发生意想不到的问题。
发明内容
根据本发明构思的示例性实施例，一种竖直存储器器件，包括：具有***电路结构的衬底；第一栅极图案，具有从所述衬底彼此竖直地堆叠的第一栅极焊盘区域；竖直沟道结构，穿透所述第一栅极图案；第一栅极接触结构，每个第一栅极接触结构竖直地延伸到对应第一栅极焊盘区域；模制图案，从所述衬底彼此竖直地堆叠，其中，每个所述模制图案被定位在距所述衬底的与对应栅极图案相同的高度处；***接触结构，穿透所述模制图案以连接到所述***电路结构；第一块分离结构，设置在所述第一栅极接触结构与所述***接触结构之间；以及第一***电路连接布线，跨所述第一块分离结构而延伸，以将所述第一栅极接触结构中的一个第一栅极接触结构连接到所述***接触结构中的一个***接触结构。
根据本发明构思的示例性实施例，一种竖直存储器器件，包括：衬底，包括第一衬底、第二衬底、设置在所述第一衬底与所述第二衬底之间的***互连结构以及中间绝缘层，所述中间绝缘层被定位在距所述第一衬底的与所述第二衬底相同的高度处；块分离结构，每个块分离结构在第一水平方向上延伸；第一堆叠块结构，每个第一堆叠块结构包括具有多个延伸区域的第一侧区域和具有两个延伸区域的第二侧区域；第二堆叠块结构，每个第二堆叠块结构包括具有两个延伸区域的第一侧区域和具有多个延伸区域的第二侧区域；***接触结构，设置在每个所述第二堆叠块结构的两个延伸区域之间以及每个所述第一堆叠块结构的两个延伸区域之间；以及栅极接触结构，设置在每个所述第二堆叠块结构的第二侧区域上和每个所述第一堆叠块结构的第一侧区域上。所述第一堆叠块结构和所述第二堆叠块结构在与所述第一水平方向相交的第二水平方向上交替地布置，每个所述第一堆叠块结构设置在两个相邻的块分离结构之间，并且每个所述第二堆叠块结构设置在两个相邻的块分离结构之间；
根据本发明构思的示例性实施例，一种竖直存储器器件，包括：具有***电路结构的衬底；栅极图案，从所述衬底彼此竖直地堆叠；第一块分离结构和第二块分离结构，穿透所述栅极图案使得所述栅极图案如所列出的那样被分成第一栅极图案、第三栅极图案和第二栅极图案；第一栅极接触结构，每个第一栅极接触结构竖直地延伸到所述第一栅极图案中的对应第一栅极图案；第二栅极接触结构，每个第二栅极接触结构在所述第二栅极图案中的对应第二栅极图案上竖直地延伸；模制图案，从所述衬底竖直地堆叠；***接触结构，穿透所述模制图案以连接到所述***电路结构；第一***电路连接布线，跨所述第一块分离结构而延伸，以将所述第一栅极接触结构中的一个第一栅极接触结构连接到所述***接触结构中的一个***接触结构；以及第二***电路连接布线，跨所述第二块分离结构而延伸，以将所述第二栅极接触结构中的一个第二栅极接触结构连接到所述***接触结构中的一个***接触结构。所述第三栅极图案和所述模制图案设置在所述第一块分离结构与所述第二块分离结构之间。
附图说明
根据结合附图给出的以下具体描述，将更清楚地理解本公开的上述和其他方面、特征和其它优点，在附图中：
图1是示出了根据示例实施例的半导体器件的示意框图；
图2是示出了根据示例实施例的半导体器件的示意图；
图3是概念性地示出了根据示例实施例的半导体器件的存储器单元阵列的一部分的电路图；
图4至图8是示出了根据示例实施例的半导体器件的图；
图9是概念性地示出了根据示例实施例的半导体器件的一部分的横截面图；
图10至图11C是示出了根据示例实施例的半导体器件的示例的图；
图12至图13B是示出了根据示例实施例的半导体器件的修改示例的图；
图14是示出了根据示例实施例的半导体器件的修改示例的平面图；
图15是示出了根据示例实施例的半导体器件的修改示例的平面图；
图16A至图18B是示出了根据示例实施例的半导体器件的修改示例的图；
图19至图22B是示出了根据示例实施例的半导体器件的修改示例的图；
图23至图25B是示出了根据示例实施例的半导体器件的修改示例的图；
图26和图27是示出了根据示例实施例的半导体器件的修改示例的平面图；
图28至图29C是示出了根据示例实施例的半导体器件的修改示例的图；
图30和图31是示出了根据示例实施例的半导体器件的修改示例的图；
图32至图33B是示出了根据示例实施例的用于形成半导体器件的方法的示例的图；以及
图34是示出了根据示例实施例的用于形成半导体器件的方法的另一示例的工艺流程图。
具体实施方式
参考图1，将描述根据示例实施例的半导体器件的示例。图1是示出了根据示例实施例的半导体器件的示意框图。
参考图1，根据示例实施例的半导体器件1可以包括存储器阵列区域MA、行解码器3、页缓冲器4、列解码器5和控制电路6。存储器阵列区域MA可以包括存储器块BLK。
存储器阵列区域MA可以包括布置在多个行和多个列中的存储器单元。存储器阵列区域MA中包括的存储器单元可以通过字线WL、至少一个公共源极线CSL、串选择线SSL和至少一个地选择线GSL电连接到行解码器3，并且可以通过位线BL电连接到页缓冲器4和列解码器5。
在示例实施例中，存储器单元中，被布置在同一行上的存储器单元可以连接到单个字线WL，并且布置在同一列上的存储器单元可以连接到单个位线BL。
行解码器3可以共同连接到存储器块BLK，并且可以向根据块选择信号而选择的存储器块BLK的字线WL提供驱动信号。例如，行解码器3可以从外部源接收地址信息ADDR，并且可以对已经接收到的地址信息ADDR进行解码，以确定被提供给电连接到存储器块BLK的字线WL、公共源极线CSL、串选择线SSL和地选择线GSL中的至少一部分的电压。
页缓冲器4可以通过位线BL电连接到存储器阵列区域MA。页缓冲器4可以连接到根据由列解码器5解码的地址而选择的位线BL。根据操作模式，页缓冲器4可以存储要存储在存储器单元中的数据，或者可以读出在存储器单元中存储的数据。例如，页缓冲器4可以在编程模式操作期间作为写入驱动器电路操作，并且可以在读取模式操作期间作为读出放大器电路操作。页缓冲器4可以从控制逻辑接收电力(例如，电压或电流)，并且可以向已经选择的位线BL提供电力。
列解码器5可以在页缓冲器4与外部设备(例如，存储器控制器)之间提供数据传输路径。列解码器5可以对从外部源输入的地址进行解码，并且因此可以在位线BL中选择一条位线BL。
列解码器5可以共同连接到存储器块BLK，并且可以向根据块选择信号而选择的存储器块BLK的位线BL提供数据信息。
控制电路6可以控制半导体器件1的整体操作。控制电路6可以接收控制信号和外部电压，并且可以根据控制信号操作。控制电路6可以包括：电压发生器，用于使用外部电压生成内部操作所需的电压(例如，编程电压、读取电压、擦除电压等)。控制电路6可以响应于控制信号来控制读取操作、写入操作和/或擦除操作。
图2是示出了根据示例实施例的半导体器件1中的图1中所示的存储器阵列区域MA中的存储器块BLK的示意图。
参考图2，图1中所示的存储器阵列区域MA的多个存储器块BLK可以顺序地布置成在第一水平方向X上延伸并且在第二水平方向Y上彼此间隔开。包括存储器块BLK的存储器阵列区域MA可以设置在下部结构40上。
第一水平方向X和第二水平方向Y可以平行于下部结构40的上表面，而第二水平方向Y可以是垂直于第一水平方向X的方向。
分离结构169可以设置在下部结构40上。分离结构169可以包括块分离结构169a，允许存储器块BLK彼此间隔开。每个存储器块BLK可以设置在彼此相邻的一对块分离结构169a之间。因此，存储器块BLK可以通过块分离结构169a在第二水平方向Y上彼此间隔开或彼此分离。
然后，参考图3，将描述图1和图2中所示的半导体器件1的存储器阵列区域MA的存储器块BLK中的电路的示例。图3是示出了存储器阵列区域MA的存储器块BLK中的一个存储器块BLK的电路的电路图。
参考图3，根据示例实施例的存储器块BLK可以包括公共源极线CSL、位线BL以及设置在公共源极线CSL与位线BL之间的多个单元串CSTR。多个单元串CSTR可以并联连接到每个位线BL。多个单元串CSTR可以共同连接到公共源极线CSL。多个单元串CSTR中的每个单元串CSTR可以包括串联连接的下选择晶体管GST、多个存储器单元MCT和上选择晶体管SST。
在示例中，多个单元串CSTR中的每个单元串CSTR可以包括虚设单元DMC。例如，虚设单元DMC可以设置在上选择晶体管SST与多个存储器单元MCT之间。
存储器单元MCT可以串联连接在下选择晶体管GST与上选择晶体管SST之间。每个存储器单元MCT可以包括能够存储数据的数据存储区域。
上选择晶体管SST可以电连接到位线BL，下选择晶体管GST可以电连接到公共源极线CSL。
上选择晶体管SST可以被提供为多个上选择晶体管，并且可以由多条串选择线SSL1、SSL2、SSL3和SSL4控制。存储器单元MCT可以由多条字线WL控制。虚设单元DMC可以连接到虚设字线DWL。下选择晶体管GST可以被提供为多个下选择晶体管，并且可以由地选择线GSL控制。地选择线GSL可以包括多条地选择线GSL1a和GSL2a。公共源极线CSL可以共同连接到下选择晶体管GST的源极。
在示例中，上选择晶体管SST可以是串选择晶体管，而下选择晶体管GST可以是地选择晶体管。
在示例中，多条串选择线SSL1、SSL2、SSL3和SSL4的数量可以大于多条地选择线GSL1a和GSL2a的数量。
然后，将参考图4至图8描述根据示例实施例的半导体器件。在图4至图8中，图4是示出了根据示例实施例的半导体器件的平面图，图5是示出了图4的一部分的平面图，图6是放大了由图4的‘A’指示的部分的局部放大图，图7A是示出了沿图6的线I-I’截取的区域的示意性横截面图，图7B是示出了沿图6的线II-II’截取的区域的示意性横截面图，图7C是示出了沿图6的线III-III’截取的区域的示意性横截面图，图7D是示出了沿图6的线IV-IV’截取的区域的示意性横截面图，并且图8是放大了由图7D的‘B’指示的部分的局部放大横截面图。
参考图4至图8，可以提供下部结构40。下部结构40可以包括半导体衬底。例如，下部结构40可以包括第一衬底50、在第一衬底50上的***电路结构60、在***电路结构60上的第二衬底90以及中间绝缘层92。
在示例中，第一衬底50可以是半导体衬底，其可以由诸如单晶硅等的半导体材料形成。
在示例中，***电路结构60可以包括图1中所示的行解码器3、页缓冲器4和/或列解码器5。
***电路结构60可以包括***晶体管PTR、电连接到***晶体管PTR的***互连结构62以及覆盖***晶体管PTR和***互连结构62的下绝缘层70。***晶体管PTR可以形成在有源区55a上，该有源区55a可以由第一衬底50中的场区域(field area)55f限定。
***互连结构62可以包括具有多层结构的***布线64和66。例如，***布线64和66可以包括位置相对低的下***布线64和位置相对高的上***布线66。
***互连结构62的上***布线66还可以包括将上***布线66连接到下***布线64的***接触焊盘66a。***布线64和66可以由诸如钨、铜等金属材料形成。
在示例中，第二衬底90可以是半导体衬底，其可以由诸如多晶硅等的半导体材料形成。第二衬底90可以具有开口90o。
中间绝缘层92可以设置在与第二衬底90的高度相同的高度处。中间绝缘层92的一部分92a可以填充第二衬底90的开口90o，并且中间绝缘层92的剩余部分92b可以设置为围绕第二衬底90。
中间绝缘层92的填充第二衬底90的开口90o的部分也被称为间隙填充绝缘层92a。
半导体器件1可以包括设置在下部结构40上的存储器阵列区域MA，该存储器阵列区域MA包括存储器块BLK，如图1和图2所示。半导体器件1还可以包括设置在下部结构40上的第一侧区域SA1和第二侧区域SA2。存储器阵列区域MA可以设置在第一侧区域SA1与第二侧区域SA2之间。
分离结构169可以设置在下部结构40上。分离结构169可以包括块分离结构169a和辅助分离结构169b、169c和169d。每个分离结构169可以具有在第一水平方向X上延伸的线形状。第一水平方向X可以是与下部结构40的第二衬底90的上表面90s平行的方向。
在示例中，每个分离结构169可以包括分离图案(图8的168)以及在分离图案(图8的168)的侧表面上的分离隔墙(图8的167)。分离图案168可以由导电材料形成，并且分离隔墙167可以由绝缘材料形成。
块分离结构169a可以与第一侧区域SA1、存储器阵列区域MA和第二侧区域SA2相交。块分离结构169a可以允许图2中所示的存储器块BLK彼此间隔开并彼此分离。因此，先前示出的单个存储器块BLK可以设置在块分离结构169a中的彼此相邻的两个块分离结构之间。
辅助分离结构169b、169c和169d设置在块分离结构169a之间，并且可以具有比块分离结构169a的长度短的长度。
辅助分离结构169b、169c和169d可以包括：第一辅助分离结构169b，延伸到第一侧区域SA1和第二侧区域SA2的一部分同时与存储器阵列区域MA相交；第二辅助分离结构169c，位于第一侧区域SA1和第二侧区域SA2的区域中并且具有与第一辅助分离结构169b的端部相对的端部；和第三辅助分离结构169d，设置在第二辅助分离结构169c的两侧。辅助分离结构169b、169c和169d可以彼此间隔开。第二辅助分离结构169c和第三辅助分离结构169d可以被称为设置在第一侧区域SA1和第二侧区域SA2中的多个第二辅助分离结构169c/169d。
在示例性实施例中，块分离结构169a可以以第一间距布置。第一辅助分离结构169b可以以小于第一间距的第二间距布置在两个相邻块分离结构169a之间。第二辅助分离结构169c/169d可以以小于第二间距的第三间距布置在两个相邻块分离结构169a之间。
堆叠结构160可以设置在下部结构40上。堆叠结构160可以设置在下部结构40的第二衬底90和间隙填充绝缘层92a上。堆叠结构160设置在存储器阵列区域MA上，并且可以延伸到第一侧区域SA1和第二侧区域SA2的内部。
堆叠结构160可以包括被块分离结构169a彼此间隔开的多个堆叠块结构。
块分离结构169a可以具有大于堆叠结构160在第一水平方向X上的长度的长度，并且可以允许堆叠结构160在第二水平方向Y上分离。第二水平方向Y可以是平行于第二衬底90的上表面90s并且垂直于第一水平方向X的方向。例如，在彼此分离的堆叠块结构中，彼此相邻的图4的第一堆叠块结构1601和图4的第二堆叠块结构160_2可以通过在第一堆叠块结构160_1与第二堆叠块结构160_2之间经过的块分离结构169a彼此间隔开并且彼此分离。在示例中，第一堆叠块结构160_1和第二堆叠块结构160_2可以沿第二水平方向Y交替地布置。第一堆叠块结构160_1中的分离结构169按照第二堆叠块结构160_2中的分离结构169的镜像布置。例如，第二堆叠块结构160_2可以包括第一侧区域SA1中的两个延伸区域106e1和106e2以及第二侧区域SA2中的多个延伸区域106e3。第一堆叠块结构160_1可以包括第一侧区域SA1中的多个延伸区域106e3以及第二侧区域SA2中的两个延伸区域106e1和106e2。
在示例实施例中，第二堆叠块结构160_2可以具有在第二堆叠块结构160_2的两个延伸区域106e1和106e2之间的凹进表面106s。例如，凹进表面106s可以连接两个延伸区域106e1和106e2。凹进表面106s可以是竖直延伸的波纹表面。本发明构思不限于此。例如，凹进表面106s可以是平坦表面，例如如图19所示。
多个栅极接触结构(图6中的176)可以设置在第一堆叠块结构160_1和第二堆叠块结构160_2的延伸区域上。多个***接触结构(图6中的178)可以设置在第一堆叠块结构160_1和第二堆叠块结构160_2的两个延伸区域之间。将参考图6描述栅极接触结构和***接触结构。
在下文中，堆叠结构160可以被块分离结构169a分离成多个堆叠块结构，因此为了便于描述，堆叠结构160和堆叠块结构160将可互换地使用。
辅助分离结构169b、169c和169d可以具有小于堆叠结构160在第一水平方向X上的长度的长度，并且可以在竖直方向Z上穿过堆叠结构160。
堆叠结构160可以包括第一堆叠区域160a和第二堆叠区域160b。第一堆叠区域160a可以包括交替且重复堆叠的第一层103、109、114和116以及第二层158。第二堆叠区域160b可以包括交替且重复堆叠的第三层103a、109a和114a以及第四层106。
在示例中，被块分离结构169a分离的每个堆叠块结构160可以包括第一堆叠区域160a和第二堆叠区域160b。
在示例中，当在平面中观察时，第二堆叠区域160b可以以Z字形布置。
在示例中，第二堆叠区域160b可以设置在第一侧区域SA1和第二侧区域SA2的单侧区域中。
在示例中，堆叠结构160的除第二堆叠区域160b之外的剩余区域可以被视为第一堆叠区域160a。第一堆叠区域160a可以设置在整个存储器阵列区域MA上方，部分地延伸到第一侧区域SA1和第二侧区域SA2中。
第一堆叠区域160a可以与分离结构169接触，而第二堆叠区域160b可以与分离结构169间隔开。
每个堆叠块结构160可以包括以阶梯布置在第一侧区域SA1和第二侧区域SA2中的焊盘区域158P和106P。阶梯可以被称为阶梯结构。第一侧区域SA1和第二侧区域SA2可以是以阶梯布置的焊盘区域158P和106P所在的区域。焊盘区域158P和106P可以包括栅极焊盘区域158P和虚设焊盘区域106P。例如，如图7A所示，第一堆叠块结构160_1包括以阶梯布置在第一侧区域SA1中的栅极焊盘区域158P，并且如图7B所示，第二堆叠块结构160_2包括以阶梯布置在第一侧区域SA1中的虚设焊盘区域106P。在这种情况下，第一堆叠块结构160_1包括以阶梯布置在第二侧区域SA2中的虚设焊盘区域106P，并且第二堆叠块结构160_2包括以阶梯布置在第二侧区域SA2中的栅极焊盘区域158P。
当在如图7A和图7B所示的横截面上观察时，当彼此竖直相邻的一个第一层和一个第二层的高度被称为单个阶梯的高度时，焊盘区域158P和106P的阶梯的形式可以包括在第一水平方向X上远离存储器阵列区域MA下降单个阶梯的高度的阶梯的形式、增加单个阶梯的高度的阶梯的形式、下降多个阶梯(例如，四个阶梯)的高度的阶梯的形式、以及下降单个阶梯的高度的阶梯的形式。当观察横截面时，如图7D所示，焊盘区域158P和106P的阶梯的形式可以是从阶梯到其两侧(即，在第二水平方向Y上)下降单个阶梯的高度的阶梯的形式。在焊盘区域158P和106P中，栅极焊盘区域158P和虚设焊盘区域106P可以提供前面描述的阶梯的形式。
本发明构思不限于图6、图7A、图7B和图7D中所示的焊盘区域158P和106P的阶梯的形式。例如，本发明构思可以包括焊盘区域158P和106P的所有阶梯形式，其可以以各种形式提供。
在示例中，第二层158可以是栅极图案。例如，第二层158可以堆叠同时在下部结构40上的存储器阵列区域MA中在竖直方向Z上彼此间隔开，并且可以延伸到下部结构40上的第一侧区域SA1和第二侧区域SA2的内部。竖直方向Z可以是垂直于下部结构40的上表面(即，第二衬底90的上表面90s)的方向。
在示例中，第二层158可以包括最下层158L、最上层158U、以及在最下层158L与最上层158U之间的中间层158M。
最下层158L可以被称为“最下栅极图案”，最上层158U可以被称为“最上栅极图案”，并且中间层158M可以被称为“中间栅极图案”。
在示例中，每个中间栅极图案158M可以具有在栅极焊盘区域158P中增加的厚度。例如，中间栅极图案158M可以在存储器阵列区域MA中具有第一厚度，可以以第一厚度延伸到第一侧区域SA1和第二侧区域SA2的内部，并且可以在栅极焊盘区域158P中具有第二厚度，该第二厚度大于第一厚度。
在示例中，每个第二层158可以包括彼此不同的图8的第一材料层156和图8的第二材料层157。在示例中，第一材料层156可以由诸如氧化铝等的电介质材料形成，而第二材料层157可以由包括掺杂的硅、金属氮化物(例如，TiN)和金属(例如，W)中的一种或多种的导电材料形成。第一材料层156可以延伸到第二材料层157的一部分的第一侧表面，同时覆盖第二材料层157的上表面和下表面。第二材料层157的与分离结构169相对的第二侧表面可以不被第一材料层156覆盖。
第一层103、109、114和116可以是层间绝缘层。例如，可以是层间绝缘层的第一层103、109、114和116可以包括最下层间绝缘层103、下部层间绝缘层109、中间层间绝缘层114和上部层间绝缘层116。第一层103、109、114和116可以由氧化硅形成。
最下层间绝缘层103可以设置在下部结构40上，并且可以设置在最下栅极图案158L下方。下部层间绝缘层109设置在最下层间绝缘层103上，同时覆盖最下栅极图案158L，并且可以设置在中间栅极图案158M中的位于最下部分中的中间栅极图案下方。每个中间层间绝缘层114可以设置在位于最下栅极图案158L上方的中间栅极图案158M和最上栅极图案158U当中在竖直方向Z上彼此间隔开的两个栅极图案之间。上部层间绝缘层116可以设置在最上栅极图案158U上。
在如图8所示的示例中，第四层106中的每一层可以包括基部106a和突出部分106b。第四层106也可以称为模制图案106。突出部分106b可以设置在以阶梯形式布置的第四层106的虚设焊盘区域106P中的基部106a上。因此，第四层106的突出部分106b可以设置在焊盘区域106P中，因此不需要彼此重叠。第四层106可以由诸如氮化硅之类的绝缘材料形成。例如，基部106a和突出部分106b可以由氮化硅形成。
在示例中，在第二层158和第四层106当中，位于相同高度并且彼此相对的第二层158和第四层106可以彼此接触并形成边界表面160s。
在示例中，在第二层158和第四层106当中，位于相同高度并且彼此相对的第二层158和第四层106可以具有相同的厚度。
在示例中，第二层158和第四层106可以由不同的材料形成。
在示例中，在第一层103、109、114和116以及第三层103a、109a和114a当中，位于相同高度并且彼此相对的第一层103、109和114以及第三层103a、109a和114a可以连续地连接而没有边界表面并且可以一体地设置。因此，第一层103、109、114和116以及第三层103a、109a和114a可以由相同的材料形成，例如氧化硅。位于相同高度的第一层103、109、114和116中的每一层以及第三层103a、109a和114a中的每一层可以是同一层。
在示例中，在第一层103、109、114和116以及第三层103a、109a和114a当中，位于相同高度并且彼此相对的第一层103、109和114以及第三层103a、109a和114a可以具有相同的厚度。
可以设置第一覆盖绝缘层133，其与上部层间绝缘层116共面并且覆盖第一侧区域SA1和第二侧区域SA2的堆叠结构160。
可以设置顺序地堆叠在上部层间绝缘层116和第一覆盖绝缘层133上的第二覆盖绝缘层149、第三覆盖绝缘层172和第四覆盖绝缘层174。第一覆盖绝缘层至第四覆盖绝缘层133、149、172和174可以由氧化硅形成。
如图6和图7C所示，可以设置穿过第二层158的最上栅极图案158U并与之相交的绝缘图案134。在示例中，绝缘图案134可以在穿过最上栅极图案158U的同时向下延伸，并且可以穿过中间栅极图案158M当中位于最上栅极图案158U的正下方的中间栅极图案并且与之相交。因此，最上栅极图案158U和在最上栅极图案158U正下方的中间栅极图案158M可以通过分离结构169和绝缘图案134在第二水平方向Y上彼此间隔开并且彼此分离。如上所述，被分离结构169和绝缘图案134分离的最上栅极图案158U和在最上栅极图案158U正下方的中间栅极图案158M可以是如前所述的串选择线SSL。
当中间栅极图案158M中的位于最上部分中的中间栅极图案是上述串选择线时，剩余的中间栅极图案158M可以包括如上所述的字线WL和虚设字线DWL。例如，在中间栅极图案158M当中，在位于最上部分中并且可以是串选择线的中间栅极图案正下方的中间栅极图案以及位于最下部分中的中间栅极图案可以是虚设字线DWL，而剩余的中间栅极图案可以是上述字线WL。最下栅极图案158L可以是上述地选择线GSL。
因此，第二层158中的最上栅极图案158U可以形成串选择线SSL，第二层158中的中间栅极图案158M可以形成字线WL，并且第二层158的最下栅极图案158L可以形成地选择线GSL。
可以设置穿过堆叠结构160的在存储器阵列区域MA中的第一堆叠区域160a的竖直沟道结构146。例如，竖直沟道结构可以穿透第一堆叠区域160a的存储器阵列区域MA。竖直沟道结构146可以在穿过第一堆叠区域160a的同时穿过第二覆盖绝缘层149。将参考图9描述竖直沟道结构146。图9是示出了单个竖直沟道结构146和第二层158以描述竖直沟道结构146的示意性横截面图。在下文中，为了更容易理解，将第二层158称为栅极图案158并对其进行描述。
参考图9，竖直沟道结构146可以包括沟道半导体层140以及设置在沟道半导体层140与栅极图案158之间的栅极电介质结构138。
在示例中，竖直沟道结构146还可以包括半导体图案136、在半导体图案136上的竖直芯图案142以及在竖直芯图案142上的焊盘图案144。
沟道半导体层140可以设置为围绕竖直芯图案142的外侧表面，同时与半导体图案136接触。栅极电介质结构138可以设置为围绕沟道半导体层140的外侧表面。半导体图案136可以是可以通过使用选择性外延生长(SEG)工艺形成的外延材料层。竖直芯图案142可以由绝缘材料(例如，氧化硅)形成。焊盘图案144可以由具有N型导电性的多晶硅形成。焊盘图案144可以设置在高于最上栅极图案158U的高度的高度上。竖直沟道结构146的焊盘图案144可以与上述位线接触插塞180电连接。在示例中，竖直沟道结构146可以与位线接触插塞180直接接触。
在示例中，沟道半导体层140可以具有与中间栅极图案158M和最上栅极图案158U相对的侧表面。沟道半导体层140可以穿过栅极图案158L、158M和158U。当竖直沟道结构146还包括半导体图案136时，半导体图案136可以穿过下栅极图案158L，并且沟道半导体层140可以穿过中间栅极图案158M和最上栅极图案158U。沟道半导体层140可以由多晶硅层形成。
在示例中，半导体图案136可以被称为沟道半导体层。例如，半导体图案136可以被称为下沟道半导体层，该下沟道半导体层位于相对较低的部分中，并且沟道半导体层140可以被称为上沟道半导体层，该上沟道半导体层位于相对较高的部分中。因此，半导体图案136可以与上述沟道半导体层140一起被称为沟道半导体层。
栅极电介质结构138可以包括隧道电介质层138a、数据存储层138b和阻挡电介质层138c。
数据存储层138b可以设置在隧道电介质层138a与阻挡电介质层138c之间。数据存储层138b可以设置在栅极图案158与沟道半导体层140之间。
阻挡电介质层138c可以设置在数据存储层138b与堆叠结构160之间。隧道电介质层138a可以设置在数据存储层134b与沟道半导体层140之间。隧道电介质层138a可以包括氧化硅和/或掺杂杂质的氧化硅。阻挡电介质层138c可以包括氧化硅和/或高介电材料。数据存储层138b可以由可以存储数据的材料形成，例如氮化硅。
数据存储层138b可以包括在沟道半导体层140与中间栅极图案158M之间的可以存储数据的区域，该中间栅极图案158M可以是字线(图1和图3的WL)。例如，取决于诸如闪速存储器器件之类的非易失性存储器器件的操作条件，可以捕获从沟道半导体层140经过隧道电介质层138a注入到数据存储层138b中的电子以保留该电子，或者可以擦除被捕获在数据存储层138b中的电子。
因此，如前所述，在中间栅极图案158M中，数据存储层138b的位于中间栅极图案(其可以是字线(图1和图3的WL))与沟道半导体层140之间的区域可以被定义为数据存储区域，并且数据存储区域可以形成图3中所示的存储器单元(图3的MCT)。
再次参考图4至图8，在堆叠结构160中，栅极接触结构176可以设置在位于第一侧区域SA1和第二侧区域SA2中的第二堆叠区域160b不位于的位置的第一堆叠区域160a的焊盘区域158P上。栅极接触结构176可以顺序地穿过第三覆盖绝缘层172和第二覆盖绝缘层149以向下延伸，并且栅极接触结构176可以与第二层158的导电材料层(图8的157)接触，该第二层158可以是栅极图案。栅极接触结构176可以由导电材料形成，该导电材料包括掺杂硅、金属氮化物(例如，TiN)和金属(例如，W)中的一种或多种。
栅极接触结构176可以包括串选择栅极接触结构176a和176b、字线接触结构176c和地选择接触结构176d，其与可以是栅极图案的第二层158中的用于半导体器件的操作的栅极图案接触，并且栅极接触结构176可以包括与并非用于半导体器件的操作的栅极图案接触的虚设接触结构176e。
串选择栅极接触结构176a和176b可以包括与最上栅极图案158U接触的第一串选择栅极接触结构176a，以及与最上栅极图案158U正下方的中间栅极图案158M接触的第二串选择栅极接触结构176b，其中，该最上栅极图案158U可以是串选择线(图1的SSL)。字线接触结构176c可以与中间栅极图案158M中的中间栅极图案接触，该中间栅极图案可以是上述字线(图1的WL)。地选择接触结构176d可以与最下栅极图案158L接触，该最下栅极图案158L可以是地选择线(图1和图3的GSL)。
可以设置***接触结构178，该***接触结构178向上延伸同时与***接触焊盘66a接触，顺序地穿过间隙填充绝缘层92a和第二堆叠区域160b，并穿过第二覆盖绝缘层149和第三覆盖绝缘层172。***接触结构178可以由导电材料形成，该导电材料包括掺杂硅、金属氮化物(例如，TiN)和金属(例如，W)中的一种或多种。
互连结构可以设置在第四覆盖绝缘层174上。互连结构可以包括位线190和***电路连接布线194。互连结构可以由包括例如钨(W)或铜(Cu)的导电材料形成。
可以设置位线接触插塞180，该位线接触插塞180允许位线190和竖直沟道结构146彼此电连接。栅极接触插塞184和***接触插塞186可以设置在***电路连接布线194下方。栅极接触插塞184可以允许栅极接触结构176的串选择栅极接触结构176a和176b、字线接触结构176c和地选择接触结构176d电连接到***电路连接布线194。***接触插塞186可以允许***接触结构178和***电路连接布线194彼此电连接。
接下来，将参考图6、图10和图11A至图11C描述上述的最下栅极图案158L以及第四层106中位于最下部分中的最下第四层106L。图10是示出了位于与最下栅极图案158L的高度相同的高度上的部分的平面的平面图，图11A是示出了沿图6和图10的线V-V’截取的区域的横截面图，图11B是示出了沿图6和图10的线VI-VI’截取的区域的横截面图，并且图11C是示出了沿图6和图10的线VII-VII’截取的区域的横截面图。
参考图4至图6和图10至图11C，在两个相邻的块分离结构169a之间，最下栅极图案158L可以分成多个最下栅极图案158L1、158L2和158L3。
如上所述，在两个相邻的块分离结构169a之间，第一辅助分离结构169b和第二辅助分离结构169c可以具有彼此相对的端部。
第一隔离绝缘层108a可以设置在第一辅助分离结构169b和第二辅助分离结构169c的端部之间。第二隔离绝缘层108b可以设置在第二堆叠区域160b的最下第四层106L与第一辅助分离结构169b之间。最下第四层106L可以被称为最下模制图案。
第一辅助分离结构169b和第二辅助分离结构169c以及第一隔离绝缘层108a和第二隔离绝缘层108b可以允许多个最下栅极图案158L1、158L2和158L3彼此间隔开并且彼此电隔离。
在两个相邻的块分离结构169a之间，通过第一隔离绝缘层108a和第二隔离绝缘层108b彼此电隔离的第一辅助分离结构169b和第二辅助分离结构169c可以限定最下栅极图案158L1、158L2和158L3，该最下栅极图案158L1、158L2和158L3可以对应于地选择线(图1和图3的GSL)。
第一隔离绝缘层108a和第二隔离绝缘层108b可以位于中间栅极图案158M下方。因此，中间栅极图案158M未被第一隔离绝缘层108a和第二隔离绝缘层108b分离，因此可以不通过第一辅助分离结构169b和第二辅助分离结构169c彼此电隔离。因此，在两个相邻的块分离结构169a之间，每个中间栅极图案158M可以包括单个导电材料层(图8的157)，而不是彼此电隔离。
因此，在两个相邻的块分离结构169a之间，中间栅极图案158M的一部分可以是字线(图1的WL)，并且第一辅助分离结构169b和第二辅助分离结构169c以及通过第一隔离绝缘层108a和第二隔离绝缘层108b彼此电隔离的多条地选择线(图1和图3的GSL)可以设置在上述字线WL中的字线WL下方。第一隔离绝缘层108a和第二隔离绝缘层108b可以由与下部层间绝缘层109的材料相同的材料形成。
在示例中，第二隔离绝缘层108b可以设置在第一辅助分离结构169b和第二堆叠区域160b的最下第四层106L之间。然而，本发明构思不限于此，并且第二隔离绝缘层108b可以被修改为图12至图13B中的第二隔离绝缘层108b′。将参考图12至图13B描述第二隔离绝缘层108b′。在图12至图13B中，图12是示出了位于与已经被修改的最下栅极图案158L’的高度相同的高度上的部分的平面的平面图，图13A是示出了沿图12的线VIa-VIa’截取的区域的横截面图，图13B是示出了沿图12的线VIIa-VIIa′截取的区域的横截面图。
参考图4至图6以及图12至图13B，第二隔离绝缘层108b’可以设置在第一侧区域SA1和第二侧区域SA2的第二堆叠区域160b中、两个相邻的块分离结构169a之间，并且可以与第一辅助分离结构169b接触同时与两个相邻的块分离结构169a接触。
因此，第二隔离绝缘层108b’可以允许最下栅极图案158L’被分成多个最下栅极图案158L1’、158L2’和158L3’，该多个最下栅极图案158L1’、158L2’和158L3’通过上面参考图10至图11C描述的第一辅助分离结构169b和第二辅助分离结构169c以及第一隔离绝缘层108a彼此间隔开并且彼此电隔离。如上所述可以彼此电隔离的多个最下栅极图案158L1’、158L2’和158L3’的端部可以与第二隔离绝缘层108b′接触。
最下浮置栅极图案158L”可以通过第二隔离绝缘层108b’与最下栅极图案158L’分离并且与第二堆叠区域160b接触。例如，最下浮置栅极图案158L”可以与位于第二堆叠区域160b中的最下第四层106L接触。最下浮置栅极图案158L”可以与多个最下栅极图案158L1’、158L2′和158L3′间隔开。第一隔离绝缘层108a和第二隔离绝缘层108b’可以由与下部层间绝缘层109的材料相同的材料形成。
再次参考图4至图8，可以以一侧打开的形式设置上述的第二衬底90的开口90o。然而，本发明构思不限于此，并且第二衬底90的开口90o可以被修改为如图14所示的隔离形式的开口90o′。在此，图14是示出了第二衬底90的平面图。如上所述，第二衬底90具有隔离形式的开口90o′，因此开口90o′中的间隙填充绝缘层(图7B中的92a)可以形成为具有更均匀的厚度。例如，形成间隙填充绝缘层(图7B的92a)可以包括通过图案化第二衬底90、沉积绝缘材料层和执行化学机械抛光(CMP)工艺来形成开口90o′。在这种情况下，隔离形式的开口90o’可以防止因CMP工艺引起凹陷现象发生，因此开口90o’中的间隙填充绝缘层(图7B中的92a)可以设置为具有更均匀的厚度。
再次参考图4至图8，当在平面中观察时，所有***接触结构178可以设置在第二堆叠区域160b中。然而，本发明构思不限于此。例如，如图15所示，***接触结构178的***接触结构178′的一部分可以设置在第二堆叠区域160b外部的外部区域中。在此，图15是示出了根据示例实施例的半导体器件的一部分的平面图。设置在第二堆叠区域160b中的***接触结构可以被称为内部***接触结构178，并且设置在位于第二堆叠区域160b外部的外部区域中的***接触结构可以被称为外部***接触结构178’。利用外部***接触结构178’，可以减少设置在第二堆叠区域160b中的内部***接触结构178的数量。如上所述设置***接触结构178和178′，从而增加两个相邻***接触结构178和178′之间的距离，或增加每个***接触结构178和178′的宽度。因此，可以改善半导体器件的电特性。
在先前描述的示例实施例中，如参考图4至图15所述，可以是栅极图案的第二层158和***电路结构60的***接触焊盘66a可以通过穿过第二堆叠区域160b的***接触结构178彼此电连接。除了参考图4至图15描述的示例实施例之外，本发明构思还可以包括其中位线190和***电路结构60的***接触焊盘66a彼此连接的示例实施例。将参考图16A至图18B描述其中位线190和***接触焊盘66a彼此连接的示例实施例。
在图16A至图18B中，图16A是示出了根据示例实施例的半导体器件的平面图，图16B是根据示例实施例的第二衬底的平面图，图17是放大了图16A的“A”所指示的部分的局部放大图，图18A是示出了沿图17的线IIa-IIa’截取的区域的示意性横截面图，图18B是示出了沿图17的线IIIa-IIIa’截取的区域的示意性横截面图。当参考图16A至图18B进行描述时，将直接描述参考图4至图15描述的组件而不做任何说明，或者将省略其描述。
连同图4至图15一起参考图16A至图18B，上述的堆叠结构160可以包括参考图4至图15描述的图4和图6的第一堆叠块结构160_1和第二堆叠块结构160_2。
如前所述，图4和图6的第一堆叠块结构160_1和第二堆叠块结构160_2中的每一个可以设置在两个相邻的块分离结构169a之间。
在示例中，堆叠结构160还可以包括第三堆叠块结构160_3以及上述的第一堆叠块结构160_1和第二堆叠块结构160_2。第三堆叠块结构160_3可以位于两个相邻的块分离结构169a之间。
第三堆叠块结构160_3可以包括第三堆叠区域160c以及第一堆叠区域160a。如上所述，第一堆叠区域160a可以包括交替且重复地堆叠的第一层103、109、114和116以及第二层158。
第三堆叠区域160c可以与存储器阵列区域MA相交。在示例中，第三堆叠区域160c可以在第一水平方向X上延伸以与第一侧区域SA1和第二侧区域SA2相交。第三堆叠区域160c可以由与第二堆叠区域160b的材料层相同的材料层形成。例如，第三堆叠区域160c可以包括交替且重复地堆叠的第三层103a、109a和114a以及第四层106。
因此，第三堆叠块结构160_3可以包括与两个相邻的块分离结构169a相邻或与之接触的第一堆叠区域160a以及与两个相邻的块分离结构169a间隔开的第三堆叠区域160c。
***接触结构178可以包括设置在第一侧区域SA1和第二侧区域SA2中的栅极***接触结构178a和位线***接触结构178b。
第二衬底90可以具有位于存储器阵列区域MA下方的内部开口90oa。间隙填充绝缘层92c可以填充内部开口90oa。
位线***接触结构178b可以穿过存储器阵列区域MA中的第三堆叠区域160c和存储器阵列区域MA下方的间隙填充绝缘层92c而延伸，并且可以与***电路结构60的***接触焊盘66b接触。可以设置位线***接触插塞186b，其允许位线***接触结构178b和位线190彼此电连接。
在示例实施例中，第三堆叠区域160c可以从存储器阵列区域MA延伸到第一侧区域SA1。因此，在第三堆叠区域160c中，位于第一侧区域SA1中的区域可以与上述第二堆叠区域160b相同。因此，在第三堆叠区域160c中，栅极***接触结构178a可以穿过位于如图18A所示的第一侧区域SA1中的区域。
第三堆叠区域160c可以形成在存储器阵列区域MA和第一侧区域SA1上方。在这种情况下，位线190可以通过位线***接触结构178b电连接到***电路结构60中的***电路(包括例如页缓冲器(图1的4))，所述位线***接触结构178b穿过第三堆叠区域160c的位于如图18B所示的存储器阵列区域MA中的一部分。可以是栅极图案的第二层158的一部分可以通过栅极***接触结构178a电连接到***电路结构60中的***电路(例如，行解码器(图1的3)，该栅极***接触结构178a穿过第三堆叠区域160c的位于如图18A所示的第一侧区域SA1中的一部分。
接下来，将参考图19、图20、图21、图22A和图22B描述根据示例实施例的半导体器件的修改示例。在图19至图22B中，图19是示出了根据示例实施例的半导体器件的修改示例的平面图，图20是放大了图19的‘Aa’所指示的部分的局部放大图，图22A是示出了沿图21的线IIb-IIb’截取的区域的示意性横截面图，图22B是示出了沿图21的线IVa-IVa’截取的区域的示意性横截面图。在下文中，当参考图19至图22B描述根据示例实施例的半导体器件的修改示例时，在上面参考图4至图18B描述的组件中，将直接描述多余组件，而不做任何说明，并且将仅描述修改组件的修改部分。因此，当在下面直接描述图4至图18B中描述的组件而不做进一步说明时，可以如在前面图4至图18B中描述的那样来理解这些组件。
参考图19至图22B，可以如上所述设置下部结构40。
堆叠结构260可以设置在下部图案40上。每个堆叠结构260可以设置为第一堆叠区域260a和第二堆叠区域260b。
第一堆叠区域260a可以包括以与第一堆叠区域160a相同的方式交替且重复地堆叠的第一层103、109、114和116以及第二层158。
第二堆叠区域260b可以包括以与第二堆叠区域160b相同的方式交替且重复地堆叠的第三层103a、109a和114a以及第四层106。
先前参考图4至图18B描述的第一堆叠区域160a和第二堆叠区域160b可以彼此接触。然而，在示例实施例中，第一堆叠区域260a和第二堆叠区域260b可以通过挡板(dam)235彼此分离。
因此，每个堆叠结构260可以包括彼此间隔开的第一堆叠区域260a和第二堆叠区域260b。挡板235可以与第二堆叠区域260b接触，并且可以允许第二堆叠区域260b与分离结构169间隔开并与之分离。
在示例中，图6和图17中所示的***电路连接布线194的平面形状可以类似地适用于图21的平面图。因此，***电路连接布线194可以电连接到串选择栅极接触结构176a和176b、字线接触结构176c以及地选择接触结构176d。
分离结构169可以设置在下部结构40上。如上所述，每个分离结构169可以包括分离图案168和在分离图案168的侧表面上的分离隔墙167。
分离结构169可以包括块分离结构169a，如上所述。分离结构169可以包括辅助分离结构。辅助分离结构可以包括第一辅助分离结构169b、第二辅助分离结构169c、第三辅助分离结构169d和第四辅助分离结构169e。
第一辅助分离结构169b可以延伸到第一侧区域SA1和第二侧区域SA2的一部分的内部，同时与存储器阵列区域MA相交。第二辅助分离结构169c设置在第一侧区域SA1和第二侧区域SA2中没有设置第二堆叠区域260b的区域中，并且可以具有与第一辅助分离结构169b的端部相对的端部。第三辅助分离结构169d可以设置在第二辅助分离结构169c的两侧。第四辅助分离结构169e可以设置在第一侧区域SA1和第二侧区域SA2的第一堆叠区域260a中。第四辅助分离结构169e可以与设置在第一堆叠区域260a与第二堆叠区域260b之间的挡板235接触。挡板235可以与第二堆叠区域260b接触并且可以与第二堆叠区域260b间隔开。
在第一堆叠区域260a中，第一隔离绝缘层108a可以设置在第二层158的中间栅极图案158M下方，如上所述该第二层158可以是栅极图案。第一隔离绝缘层108a可以设置在第一侧区域SA1和第二侧区域SA1中没有设置第二堆叠区域260b的侧区域中第一辅助分离结构169b和第二辅助分离结构169c的端部之间，并且可以设置在第二堆叠区域260b所在的侧区域中第一辅助分离结构169b和第四辅助分离结构169e的彼此相对的端部之间。
因此，以类似于参考图4至图6和图10至图11C描述的方式，在两个相邻的块分离结构169a之间，最下栅极图案158L可以通过第一辅助分离结构169b、第二辅助分离结构169c和第四辅助分离结构169e以及第一隔离绝缘层108a被分成多个最下栅极图案。
在示例实施例中，堆叠结构260还可以以与第一堆叠块结构260_1和第二堆叠块结构260_2不同的方式包括第三堆叠块结构。第三堆叠块结构可以包括第三堆叠区域。以上将参考图23至图25B描述第三堆叠块结构。图23是示出了根据示例实施例的半导体器件的平面图，图24是放大了图23的‘Aa’所指示的部分的局部放大图，图25A是示出了沿图24的线IIc-IIc’截取的区域的示意性横截面图，图25B是示出了沿图24的线IIIa-IIIa’截取的区域的示意性横截面图。可以直接引用和描述上述组件而无需进一步说明。
参考图23至图25B，堆叠结构260还可以包括第三堆叠块结构260_3以及上述的第一堆叠块结构260_1和第二堆叠块结构260_2。
第三堆叠结构260_3可以位于两个相邻的块分离结构169a之间。第三堆叠块结构260_3可以包括第三堆叠区域260c以及第一堆叠区域260a和第二堆叠区域260b。第三堆叠区域260c可以与存储器阵列区域MA相交。第三堆叠区域260c可以包括如上所述交替且重复地堆叠的第三层103a、109a和114a以及第四层106。
第三堆叠区域260c的侧表面可以被挡板235围绕。因此，第三堆叠区域260c可以通过挡板235与第一堆叠区域260a和块分离结构169a间隔开。挡板235可以由氧化硅形成。分离结构169不需要设置在第三堆叠区域260c中，并且可以与分离结构169间隔开。
可以设置与图16A至图18B中所示相同的位线***接触结构178b。位线***接触结构178b可以穿过存储器阵列区域MA中的第三堆叠区域260c。因此，如参考图16A至图18B所述，位线***接触结构178b可以穿过存储器阵列区域MA中的第三堆叠区域260c和存储器阵列区域MA下方的间隙填充绝缘层92c，并且可以与***电路结构60的***接触焊盘66b接触。可以设置位线***接触插塞186b，其允许位线***接触结构178b和位线190彼此电连接。
在上述第三堆叠块结构260_3中，第二堆叠区域260b和第三堆叠区域260c可以彼此间隔开。然而，本发明构思不限于此。如图26和图27所示，第二堆叠区域和第三堆叠区域(图23至图25B的260b和260c)合并为第三堆叠区域260c′。在此，图26是示出了包括第三堆叠区域260c’的半导体器件的平面图，图27是放大了图26的‘Aa’所指示的部分的局部放大图。挡板235可以设置在第三堆叠区域260c’与第一堆叠区域260a之间以及第三堆叠区域260c’与块分离结构169a之间。
在参考图4至图27描述的示例实施例中，块分离结构169a可以具有相同的长度。然而，本发明构思不限于此，并且可以修改。将参考图28至图29C描述如上所述可以进行修改的包括块分离结构的半导体器件的示例。在下文中，将直接描述与上述组件相同或相似的组件，或者不对其进行说明，或者将省略其描述。在图28至图29C中，图28是示出了根据示例实施例的半导体器件的修改示例的平面图，图29A是示出了沿图28的线VIII-VIII’截取的区域的横截面图，图29B是示出了沿图28的线IX-IX’截取的区域的横截面图，图29C是示出了沿图28的线X-X′截取的区域的横截面图。
在修改示例中，参考图28至图29C，堆叠结构360可以设置在上述下部结构40上。堆叠结构360可以包括第一堆叠区域360a和第二堆叠区域360b。
在堆叠结构360中，第二堆叠区域360b可以设置在与存储器阵列区域MA相邻的侧区域中，并且第一堆叠区域360a可以是除第二堆叠区域360b之外的区域。侧区域可以是上述的第一侧区域SA1和第二侧区域SA2的区域。
第一堆叠区域360a可以由与上述第一堆叠区域160a的材料层相同的材料层形成，第二堆叠区域360b可以由与上述第二堆叠区域160b的材料层相同的材料层形成。因此，第一堆叠区域360a可以包括如上所述重复和交替地堆叠的第一层103、109、114和116以及第二层158，而第二堆叠区域360b可以包括重复和交替地堆叠的第三层103a、109a和114a以及第四层106。参考图4至图8描述第一层103、109、114和116、第二层158、第三层103a、109a和114a以及第四层106，并且将省略其详细描述。
分离结构可以设置在下部结构40上。分离结构可以包括块分离结构369a和辅助分离结构369b、369c和369d。分离结构369a、369b、369c和369d中的每一个可以包括上述的分离图案(图8的168)以及在分离图案(图8的168)的侧表面上的分离隔墙(图8的167)。
块分离结构369a可以包括第一块分离结构369a_1和第二块分离结构369a_2。例如，第一块分离结构369a_1可以与存储器阵列区域MA和侧区域(例如，第一侧区域SA1)相交并将存储器阵列区域MA与侧区域(例如，第一侧区域SA1)分离。第二块分离结构369a_2可以延伸到侧区域(例如，第一侧区域SA1)的一部分中，同时与存储器阵列区域MA相交。因此，第二块分离结构369a_2的长度可以短于第一块分离结构369a_1的长度。
第二堆叠区域360b可以在侧区域(例如，第一侧区域SA1)中彼此间隔开，并且第一堆叠区域360a的一部分可以设置在第二堆叠区域360b之间。
在侧区域中，第二堆叠区域360b可以与第二块分离结构369a_2的端部相对。挡板335可以设置在第二堆叠区域360b和第二块分离结构369a_2的端部之间。挡板335可以由氧化硅形成。
第二块分离结构369a_2可以位于在第二堆叠区域360b的两侧设置的两个相邻的第一块分离结构369a_1之间。第二堆叠区域360b、第二块分离结构369a_2和挡板335可以位于在第二堆叠区域360b的两侧设置的两个相邻的第一块分离结构369a_1之间。因此，多个存储器块(例如，两个存储器块(图1和图2的BLK))可以设置在位于第二堆叠区域360b的两侧的两个相邻的第一块分离结构369a_1之间。上述的***接触结构178可以穿过第二堆叠区域360b。
第一堆叠区域360a和第二堆叠区域360b可以彼此接触。然而，本发明构思不限于此。第一堆叠区域360a和第二堆叠区域360b可以被修改为彼此间隔开的第一堆叠区域和第二堆叠区域。将参考图30至图31描述如上所述可以进行修改的包括第一堆叠区域和第二堆叠区域的半导体器件的示例。图30是示出了根据示例实施例的半导体器件的修改示例的平面图，图31是示出了沿图30的线Xa-Xa′截取的区域的横截面图。
在修改示例中，参考图30和图31，可以将参考图28至图29C描述的第一堆叠区域和第二堆叠区域(图28至图29C的360a和360b)修改为被挡板435分开的第一堆叠区域460a和第二堆叠区域460b。挡板435设置在第一堆叠区域460a与第二堆叠区域460b之间，并且可以允许第二堆叠区域460b与第一堆叠区域460a分离并可以允许第二堆叠区域460b与分离结构369a和369b分离。
接下来，将描述根据示例实施例的形成半导体器件的方法。首先，参考图32至图33B以及图4至图6，将描述根据示例实施例的形成半导体器件的方法的示例。图32是示出了根据示例实施例的形成半导体器件的方法的示例的工艺流程图，并且图33A和图33B是示出了沿图6的线IV-IV’截取的区域的横截面图，以描述根据示例实施例的形成半导体器件的方法的示例。
参考图4至图6以及图32和图33A，可以在第一衬底50上形成***电路结构60(S10)。可以在第一衬底50上形成已经图案化的第二衬底90(S20)。可以在***电路结构60上形成第二衬底90。因此，第一衬底50、***电路结构60和第二衬底90可以形成参考图4至图8描述的下部结构40。图案化第二衬底90，从而具有开口90o。可以设置填充开口90o的中间绝缘层92。
可以设置模制结构118，该模制结构118包括交替且重复地堆叠在第二衬底上的层间绝缘层103、109和114以及模制层106′(S30)。图案化模制结构118，从而具有参考图4至图8描述的阶梯形式的模制图案106。可以在位于如参考图4至图8所述的存储器阵列区域(图4的MA)的两侧的第一侧区域和第二侧区域(图4的SA1和SA2)中形成阶梯形式。
然后，可以设置覆盖第一侧区域和第二侧区域(图4的SA1和SA2)上的模制结构118的第一覆盖绝缘层133。然后，可以在第一覆盖绝缘层133上形成第二覆盖绝缘层149。在形成第二覆盖绝缘层149之前，可以在存储器阵列区域MA中形成参考图4至图8描述的竖直沟道结构(图4至图8的146)。
可以形成沟槽152(S40)。向下延伸的沟槽可以穿过第二覆盖绝缘层149、第一覆盖绝缘层133和模制结构118，从而通过沟槽152暴露出模制层106′。可以在其中将形成参考图4至图8描述的分离结构169的位置形成沟槽152。
参考图4至图6以及图32和图33B，部分地蚀刻模制层106’，并且可以设置通过蚀刻模制层106’形成的空的空间166以及剩余的模制层106(S50)。
剩余的模制层106可以被称为参考图4至图8描述的第四层106(或模制图案106)，而在竖直方向z上与剩余的模制层106重叠的层间绝缘层可以被称为参考图4至图8描述的第三层103a、109a和114a。
然后，参考图4至图8，可以在图33B的空的空间166中形成第二层158(S60)。与第二层158重叠的层间绝缘层103、109和114可以被称为第一层。因此，第一层103、109和114以及第二层158可以形成先前参考图4至图8描述的第一堆叠区域160a，而第三层103a、109a和114a以及第四层106可以形成先前参考图4至图8描述的第二堆叠区域160b。因此，可以设置参考图4至图8描述的包括第一堆叠区域160a和第二堆叠区域160b的堆叠结构160。
然后，可以设置填充沟槽(图33B的152)的分离结构169(S70)。然后，在设置第二覆盖绝缘层149之后，可以设置参考图4至图8描述的栅极接触结构176和***接触结构178。然后，在设置第三覆盖绝缘层172之后，设置插塞180、184和186，并且可以设置位线190和***电路连接布线194(S80)。因此，可以提供参考图4至图8描述的半导体器件。
然后，参考图34，将描述根据示例实施例的形成半导体器件的方法的示例。图34是示出了根据示例实施例的用于形成半导体器件的方法的示例的工艺流程图。
参考图34，如参考图4至图6以及图32和图33A所述，模制结构(图33A的118)和第一覆盖绝缘层133可以设置在上述的下部结构40上。然后，在步骤S35中可以设置穿过模制结构(图33A的118)的挡板。挡板可以是参考图19至图22B描述的挡板235。然后，当执行与参考图4至图6以及图32和图33A描述的操作基本类似的操作时，可以设置参考图19至图22B描述的半导体器件。
根据上述示例实施例，在两个相邻的块分离结构169a之间，位于第二层158的最下部的最下层158L可以被分成彼此电绝缘的多条下部选择栅极线(即，地选择线GSL)，位于最上部的最上层158U可以被分成彼此电绝缘的多条上部选择栅极线(即，串选择线SSL)，并且可以设置在最下层158L与最上层158U之间的中间层158M作为字线WL。在此，多条上部选择栅极线(即，串选择线SSL)的数量可以大于多条下部选择栅极线(即，地选择线GSL)的数量。
根据示例实施例，***接触结构178穿过的第二堆叠区域160b可以设置在第一侧区域SA1和第二侧区域SA2中，其中，该***接触结构178电连接到***电路结构60的***接触焊盘66a，该第一侧区域SA1和第二侧区域SA2设置在存储器单元阵列区域MA的两侧。可以使用用于形成如上所述的第一堆叠区域160a的操作来形成第二堆叠区域160b，竖直沟道结构146穿过该第一堆叠区域160a。因此，由于形成第二堆叠区域160b所需的时间和成本显著降低，所以可以提高半导体器件的生产率。
此外，由于***接触结构178穿过的第二堆叠区域160b所占据的空间或面积显著减小，因此可以显著减小用于设置***接触结构178所需的面积。因此，可以提高半导体器件的集成度。
如上所述，根据本发明构思的示例实施例，***接触结构穿过的堆叠区域设置在第一侧区域和第二侧区域中，因此可以提高半导体器件的集成度，其中，该第一侧区域和第二侧区域形成在存储器单元区域的两侧。
虽然以上已经示出并描述了示例实施例，但是本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可以进行修改和改变。