阅读说明：本技术 半导体结构及其形成方法 (Semiconductor structure and forming method thereof ) 是由 杨震 王刚宁 郭兵 赵国旭 赵晓燕 于 2018-07-25 设计创作，主要内容包括：一种半导体结构及其形成方法,半导体结构包括：基底,基底内形成有相邻接的阱区和漂移区；栅极结构,位于阱区和漂移区交界处的基底上；源区,位于栅极结构一侧的阱区内；漏区,位于栅极结构另一侧的漂移区内；硅化物阻挡层,位于栅极结构靠近漏区一侧的基底上,且还延伸至栅极结构靠近漏区一侧的侧壁和部分顶部；第一通孔互连结构,位于栅极结构和漏区之间的硅化物阻挡层上。本发明通过第一通孔互连结构,获得了一种改善LDMOS性能的方式,能够在降低导通电阻的同时,提高击穿电压、改善热载流子注入效应,使得LDMOS的整体性能得到改善。(A semiconductor structure and a method of forming the same, the semiconductor structure comprising: the semiconductor device comprises a substrate, wherein a well region and a drift region which are adjacent are formed in the substrate; the grid structure is positioned on the substrate at the junction of the well region and the drift region; the source region is positioned in the well region on one side of the grid structure; the drain region is positioned in the drift region on the other side of the grid structure; the silicide barrier layer is positioned on the substrate at one side of the grid structure close to the drain region and also extends to the side wall and part of the top of the grid structure at one side close to the drain region; and the first through hole interconnection structure is positioned on the silicide barrier layer between the grid structure and the drain region. According to the invention, through the first through hole interconnection structure, a mode for improving the performance of the LDMOS is obtained, the breakdown voltage is improved, the hot carrier injection effect is improved while the on-resistance is reduced, and the overall performance of the LDMOS is improved.)

半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体芯片的运用越来越广泛，导致半导体芯片受到静电损伤的因素也越来越多。在现有的芯片设计中，常采用静电放电(ESD，Electrostatic Discharge)保护电路以减少芯片损伤。现有的静电放电保护电路的设计和应用包括：栅接地的N型场效应晶体管(Gate Grounded NMOS，简称GGNMOS)保护电路、可控硅(Silicon Controlled Rectifier，简称SCR)保护电路、横向双扩散场效应晶体管(Lateral Double Diffused MOSFET，简称LDMOS)保护电路、双极结型晶体管(Bipolar Junction Transistor，简称BJT)保护电路等。其中，LDMOS由于能承受更高的击穿电压而被广泛运用于ESD保护。

为了提高耐压性，源区和漏区之间的衬底内还设置有一个漂移区，漂移区的掺杂浓度较低，因此当LDMOS接高压时，漂移区由于是高阻，所以分压较高，能够承受更高的电压，使得LDMOS的性能得到提高。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高LDMOS的性能。

为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底内形成有相邻接的阱区和漂移区；栅极结构，位于所述阱区和漂移区交界处的基底上；源区，位于所述栅极结构一侧的阱区内；漏区，位于所述栅极结构另一侧的漂移区内；硅化物阻挡层，位于所述栅极结构靠近所述漏区一侧的基底上，所述硅化物阻挡层还延伸至所述栅极结构靠近所述漏区一侧的侧壁和部分顶部；第一通孔互连结构，位于所述栅极结构和漏区之间的硅化物阻挡层上。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底内形成有相邻接的阱区和漂移区，所述阱区和漂移区交界处的基底上形成有栅极结构，所述栅极结构一侧的阱区内形成有源区，所述栅极结构另一侧的漂移区内形成有漏区；在所述栅极结构靠近所述漏区一侧的基底上形成硅化物阻挡层，所述硅化物阻挡层还延伸至所述栅极结构靠近所述漏区一侧的侧壁和部分顶部；在所述栅极结构和漏区之间的硅化物阻挡层上形成第一通孔互连结构。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例所述半导体结构中形成有第一通孔互连结构，所述第一通孔互连结构位于所述栅极结构和漏区之间的硅化物阻挡(silicide area block，SAB)层上，所述第一通孔互连结构、硅化物阻挡层和基底用于构成金属-绝缘体-半导体(metal-insulator-semiconductor，MIS)结构，在器件工作时，所述第一通孔互连结构接地，从而易于使所述第一通孔互连结构下方的漂移区实现耗尽，在所述漂移区内形成耗尽层，由于耗尽层具有不导电的特性，从而有利于降低漏区的电压，因此，本发明实施例通过在半导体结构中引入位于栅极结构和漏区之间的硅化物阻挡层上的第一通孔互连结构，获得了一种改善LDMOS性能的方式，能够在降低导通电阻(Ron)的同时，提高LDMOS的击穿电压(breakdown voltage，BV)、改善热载流子注入效应(hot carrier injection，HCI)，使得LDMOS的整体性能得到改善。

附图说明

图1是一种半导体结构的结构示意图；

图2是本发明半导体结构一实施例的结构示意图；

图3至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，LDMOS的性能仍有待提高。现结合一种半导体结构分析其性能有待提高的原因。参考图1，示出了一种半导体结构的结构示意图。

所述半导体结构包括：衬底10，所述衬底10内形成有相邻接的阱区11和漂移区12；栅极结构20，位于所述阱区11和漂移区12交界处的衬底10上，所述栅极结构20包括栅氧化层21以及位于所述栅氧化层21上的栅极层22；源区31，位于所述栅极结构20一侧的阱区11内；漏区32，位于所述栅极结构20另一侧的漂移区12内；硅化物阻挡层34，位于所述栅极结构20靠近所述漏区32一侧的衬底10上，所述硅化物阻挡层34还延伸至所述栅极结构20靠近所述漏区32一侧的侧壁和部分顶部；接触孔插塞(CT)40，与所述栅极结构20、源区31和漏区32电连接；第一金属互连结构50，与所述接触孔插塞40电连接。

目前为了提高LDMOS的击穿电压，通常采用的方法是采用延长栅极结构20的长度L1、延长硅化物阻挡层34的长度L2、或者降低漂移区12的掺杂浓度来实现。但是，采用上述方法后，LDMOS的导通电阻又会迅速增加，从而限制了LDMOS的开关速度。因此，如何在提高击穿电压的同时降低导通电阻，成为了改善LDMOS性能所亟需解决的问题。

为了解决所述技术问题，本发明实施例所述半导体结构中，所述栅极结构和漏区之间的硅化物阻挡层上形成有第一通孔互连结构，所述第一通孔互连结构、硅化物阻挡层和基底构成了MIS结构，所述MIS结构易于使所述第一通孔互连结构下方的漂移区实现耗尽，从而有利于降低漏区的电压，即通过第一通孔互连结构，获得了另一种改善LDMOS性能的方式。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2是本发明半导体结构一实施例的结构示意图。

参考图2，所述半导体结构包括：基底100，所述基底100内形成有相邻接的阱区110和漂移区120；栅极结构200，位于所述阱区110和漂移区120交界处基底100上；源区310，位于所述栅极结构200一侧的阱区110内；漏区320，位于所述栅极结构200另一侧的漂移区120内；硅化物阻挡层340，位于所述栅极结构200靠近所述漏区320一侧的基底100上，所述硅化物阻挡层340还延伸至所述栅极结构200靠近所述漏区320一侧的侧壁和部分顶部；第一通孔互连结构621，位于所述栅极结构200和漏区320之间的硅化物阻挡层340上。

以下将结合附图对本发明实施例提供的半导体结构进行详细说明。

所述基底100为LDMOS的形成提供工艺平台。本实施例中，以所述LDMOS为平面晶体管为例，所述基底100相应为平面衬底。在其他实施例中，当所述LDMOS为鳍式场效应晶体管时，所述基底相应包括衬底以及位于所述衬底上分立的鳍部。

本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

所述阱区110和漂移区120位于所述基底100内，且所述阱区110和漂移区120相接触，所述阱区110作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区120用于承受较大的分压。

所述漂移区120内的掺杂离子类型与所述阱区110内的掺杂离子类型不同。具体地，所述LDMOS为N型晶体管时，所述阱区110内的掺杂离子为P型离子，例如B离子、Ga离子或In离子，所述漂移区120内的掺杂离子为N型离子，例如P离子、As离子或Sb离子；所述LDMOS为P型晶体管时，所述阱区110内的掺杂离子为N型离子，所述漂移区120内的掺杂离子为P型离子。

本实施例中，由于LDMOS为高压器件，因此所述栅极结构200包括位于所述阱区110和漂移区120交界处基底100表面的栅介质层210以及位于所述栅介质层210上的栅极层220。

本实施例中，所述栅极结构200为多晶硅栅(poly gate)结构，因此所述栅介质层210为栅氧化层，所述栅介质层210的材料为氧化硅，所述栅极层220的材料为多晶硅。在其他实施例中，所述栅氧化层的材料还可以为氮氧化硅，所述栅极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。

在其他实施例中，所述栅极结构还可以为金属栅(metal gate)结构，相应的，所述栅介质层为高k栅介质层，所述栅极层为栅电极。具体地，高k栅介质层的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料，例如：HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al₂O₃等；所述栅电极的材料为导电材料，例如：W、Al、Cu、Ag、Au、Pt、Ni或Ti等。

本实施例中，所述半导体结构还包括：侧墙230，位于所述栅极结构200的侧壁上。所述侧墙230用于定义所述源区310的形成区域，还用于在所述半导体结构的形成工艺过程中对所述栅极结构200侧壁起到保护作用。

所述侧墙230的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙230可以为单层结构或叠层结构。本实施例中，所述侧墙230为单层结构，所述侧墙230的材料为氮化硅。

所述源区310位于所述栅极结构200一侧的阱区110内，所述漏区320位于所述栅极结构200另一侧的漂移区120内，所述源区310和漏区320内的掺杂离子类型与所述漂移区120内的掺杂离子类型相同。

需要说明的是，所述半导体结构还包括：接触区(pickup)330，位于所述源区310远离所述栅极结构200一侧的阱区110内；隔离结构101，位于所述漏区320远离所述栅极结构200一侧的基底100内，还位于所述源区310和接触区330之间的阱区110内。

所述接触区330用于作为所述阱区110的信号接头，所述接触区330内具有掺杂离子，且所述接触区330内的掺杂离子类型与所述漂移区120内的掺杂离子类型不同。

本实施例中，所述隔离结构101为浅沟槽隔离结构(Shallow Trench Isolation，STI)，所述隔离结构101用于对相邻LDMOS起到电隔离作用，还用于对所述源区310和接触区330进行隔离。

本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。

本实施例中，所述硅化物阻挡层340覆盖所述栅极结构200靠近所述漏区320一侧的漂移区120和漏区320所对应的基底100、以及所述隔离结构101，且还延伸至所述栅极结构200靠近所述漏区320一侧的侧壁和部分顶部，所述硅化物阻挡层340用于防止硅化物(Salicide)层的生长，从而保证器件的正常性能。在其他实施例中，根据实际工艺需求，所述硅化物阻挡层还可以覆盖所述栅极结构和漏区之间的基底，且还延伸至所述栅极结构靠近所述漏区一侧的侧壁和部分顶部。

所述硅化物阻挡层340的材料可以为氧化硅、氮化硅和氮氧化硅中的一种或多种。本实施例中，所述硅化物阻挡层340的材料为氧化硅。

需要说明的是，所述半导体结构还包括：接触孔刻蚀停止层(Contact Etch StopLayer，CESL)350，所述接触孔刻蚀停止层350覆盖所述基底100、栅极结构200和硅化物阻挡层340。

所述接触孔刻蚀停止层350用于在形成接触孔插塞的工艺过程中定义刻蚀工艺的刻蚀停止位置，从而在保障各源区310、漏区320和栅极结构200顶部均能被暴露出的同时，降低所述刻蚀工艺对各源区310、漏区320和栅极结构200造成过刻蚀的概率，有利于提高器件的电学性能。

所述接触孔刻蚀停止层350的材料可以为氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述接触孔刻蚀停止层350的材料为氮化硅。

所述第一通孔互连结构621位于所述栅极结构200和漏区320之间的硅化物阻挡层340上，因此所述第一通孔互连结构621、硅化物阻挡层340和基底100构成了MIS结构，在器件工作时，所述第一通孔互连结构621接地，从而易于使所述第一通孔互连结构621下方的漂移区120实现耗尽，在所述漂移区120内形成耗尽层，由于耗尽层具有不导电的特性，从而有利于降低漏区320的电压；所以，通过在半导体结构中设置所述第一通孔互连结构621，获得了另一种改善LDMOS性能的方式，能够在降低导通电阻的同时，提高LDMOS的击穿电压、改善热载流子注入效应，使得LDMOS的整体性能得到改善。

具体地，由于所述硅化物阻挡层340上形成有所述接触孔刻蚀停止层350，因此所述第一通孔互连结构621位于所述接触孔刻蚀停止层350上。相应的，所述第一通孔互连结构621、接触孔刻蚀停止层350、硅化物阻挡层340和基底100用于构成所述MIS结构。

所述第一通孔互连结构621的材料为导电材料。本实施例中，所述第一通孔互连结构621的材料为Al。在其他实施例中，所述第一通孔互连结构的材料还可以为Cu或W等导电材料。

沿垂直于所述栅极结构200侧壁的方向，所述第一通孔互连结构621的尺寸不宜过小，也不宜过大。如果尺寸过小，则容易增加形成所述第一通孔互连结构621的工艺难度；如果尺寸过大，则容易对器件的正常工作产生不良影响，且容易对相邻其他导电结构的形成产生影响。为此，本实施例中，所述第一通孔互连结构621的尺寸为0.2μm至5μm。

具体地，沿平行于所述基底100表面的方向，所述第一通孔互连结构621的横截面形状为圆形，因此所述第一通孔互连结构621的尺寸为所述第一通孔互连结构621的直径。需要说明的是，在其他实施例中，根据实际工艺需求，可以合理调节所述第一通孔互连结构的尺寸，从而满足工艺兼容性和特征尺寸的要求。

本实施例中，所述半导体结构还包括：介质层(未标示)，位于所述基底100上；其中，所述第一通孔互连结构621位于所述介质层内，且所述第一通孔互连结构621为一体结构。

所述介质层用于为所述第一通孔互连结构621的形成提供工艺平台，而且，通过所述介质层，使得所述第一通孔互连结构621与其他导电结构实现电隔离。因此，所述介质层的材料为绝缘材料。

需要说明的是，为了提高所述第一通孔互连结构621的材料在所述介质层(未标示)内的粘附性，并防止所述第一通孔互连结构621的材料向所述介质层内扩散，所述半导体结构还包括：第二阻挡层630，位于所述第一通孔互连结构621与所述介质层之间、以及所述第一通孔互连结构621与所述接触孔刻蚀停止层350之间。

所述第二阻挡层630的材料可以为Ti、Ta、W、TiN、TaN、TiSiN、TaSiN、WN或WC中的一种或几种。本实施例中，所述第二阻挡层630为TiN层，即所述第二阻挡层630的材料为TiN。

由于所述第二阻挡层630的材料为金属材料，为此，所述第一通孔互连结构621底部的第二阻挡层630、所述接触孔刻蚀停止层350、所述硅化物阻挡层340和所述基底100即可构成所述MIS结构。

在半导体工艺中，通常还需采用后段(Back End Of Line，BEOL)工艺形成金属互连结构，所述金属互连结构为电信号传输提供物理保证，最终形成集成电路(IntegratedCircuit，IC)。其中，后段工艺通常是指在金属层间介质(Inter Metal Dielectric，IMD)层中形成通孔(Via)和沟槽(Trench)，并在所述沟槽和通孔中填充金属形成金属互连层和通孔互连结构，根据IC设计由通孔互连结构将不同器件的栅极结构200、源区310或者漏区320连接到同一金属互连层。

具体地，所述半导体结构中形成有多层金属互连层(即Mx layer)，例如第一金属互连层(即M1)、位于所述第一金属互连层上的第二金属互连层(即M2)，且所述第二金属互连层和所述第一金属互连层之间通过相应层的通孔互连结构实现电连接。

本实施例中，为了提高形成所述第一通孔互连结构621的工艺可操作性、简化形成所述第一通孔互连结构621的工艺步骤、减小所述第一通孔互连结构621对工艺集成度的影响，在后段工艺中形成所述第一通孔互连结构621。具体地，在形成所述金属互连结构的过程中形成所述第一通孔互连结构621。

为此，所述介质层包括：位于所述基底100上的层间介质(Inter LayerDielectric，ILD)层400、位于所述层间介质层400上的第一金属层间介质层500、以及位于所述第一金属层间介质层500上的第二金属层间介质层600。其中，所述第一通孔互连结构621位于所述第二金属层间介质层600、第一金属层间介质层500和层间介质层400内。

所述层间介质层400用于实现相邻器件之间的电隔离。所述层间介质层400的材料为绝缘材料。本实施例中，所述层间介质层400的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。

因此，本实施例中，所述半导体结构还包括：位于所述层间介质层400内的接触孔插塞410，所述接触孔插塞410与所述栅极结构200、源区310、漏区320和接触区330电连接。

所述接触孔插塞410还位于所述接触孔刻蚀停止层350内，所述接触孔插塞410用于实现器件内的电连接，还用于实现器件与器件之间的电连接。本实施例中，所述接触孔插塞410的材料为W。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。

所述第一金属层间介质层500用于实现最底层的金属互连层之间的电隔离。本实施例中，所述第一金属层间介质层500的材料具有多孔结构，所述具有多孔结构的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效地降低金属互连结构之间的寄生电容，进而减小后段的RC延迟。

所述第一金属层间介质层500的材料可以是SiOH、SiOCH、FSG、BSG、PSG、BPSG、氢化硅倍半氧烷或甲基硅倍半氧烷。本实施例中，所述第一金属层间介质层500的材料为超低k介质材料，所述超低k介质材料为SiOCH。

本实施例中，所述半导体结构还包括：位于第一金属层间介质层500内的第一金属互连结构510，所述第一金属互连结构510与接触孔插塞410电连接。

具体地，所述第一金属互连结构510为第一金属互连层，也就是说，所述第一金属互连结构510为最底层的金属互连层，所述第一金属互连结构510的材料为导电材料。本实施例中，所述第一金属互连结构510的材料为Al。在其他实施例中，所述第一金属互连结构的材料还可以为Al或W等导电材料。

需要说明的是，所述第一金属互连结构510与第二金属层间介质层500之间、所述第一金属互连结构510与层间介质层400之间、所述第一金属互连结构510与接触孔插塞410之间还形成有第一阻挡层(图未示)。所述第一阻挡层用于防止所述第一金属互连结构510的材料向所述第二金属层间介质层500和层间介质层400内扩散，且还有利于提高所述第一金属互连结构510在所述第二金属层间介质层500内的粘附性。

所述第一阻挡层的材料可以为Ti、Ta、W、TiN、TaN、TiSiN、TaSiN、WN或WC中的一种或几种。本实施例中，所述第一阻挡层为TiN层，即所述第一阻挡层的材料为TiN。

所述第二金属层间介质层600用于实现第二金属互连层之间的电隔离，还用于实现所述第二金属互连层和第一金属互连层之间的通孔互连结构(即Via1)之间的电隔离，且还用于为所述第二金属互连层、以及用于电连接所述第二金属互连层和第一金属互连层的通孔互连结构的形成提供工艺平台。

本实施例中，所述第二金属层间介质层600的材料为SiOCH。对所述第二金属层间介质层600的具体描述，可参考前述对所述第一金属层间介质层500的相关描述，在此不再赘述。

在半导体领域中，所述半导体结构中至少形成有两层金属互连层，因此所述半导体结构至少包括所述第二金属互连层和第一金属互连层之间的通孔互连结构，因此本实施例中，所述半导体结构还包括：位于所述第二金属层间介质600层内的第二通孔互连结构611，所述第二通孔互连结构611与所述第一金属互连结构510电连接。其中，通过所述第二通孔互连结构611，从而实现所述第一金属互连结构510与所述第二金属互连层的电连接。

本实施例中，在形成所述第二通孔互连结构611的制程中，形成所述第一通孔互连结构621，即在Via1的制程中形成所述第一通孔互连结构621，因此所述第一通孔互连结构621为一体结构，从而有利于减少形成所述第一通孔互连结构621的工艺步骤，相应还能减少影响所述第一通孔互连结构621质量的因素，从而提高所述第一通孔互连结构621的性能。而且，与在其他通孔互连结构(例如Via2、Via3等)制程中形成所述第一通孔互连结构的方案相比，所述第一通孔互连结构621顶部至所述硅化物阻挡层340顶部的距离较小，这不仅有利于降低形成所述第一通孔互连结构621的工艺难度，还能提高使所述第一通孔互连结构621下方的漂移区120实现耗尽的效果。此外，通过在形成所述第二通孔互连结构611的制程中形成所述第一通孔互连结构621，还能减少对后段工艺所采用光罩(mask)的改变，有利于减小对后段工艺制程的改变。

本实施例中，所述第二通孔互连结构611通过双大马士革工艺形成，且为了提高工艺兼容性、降低工艺难度，所述第一通孔互连结构621也通过双大马士革工艺形成。因此所述半导体结构还包括：位于所述第二金属层间介质层600内的第一金属层622，所述第一金属层622与所述第一通孔互连结构621顶部相接触；位于所述第二金属层间介质层600内的第二金属层612，所述第二金属层612与所述第二通孔互连结构611顶部相接触。

具体地，所述第一金属层622和所述第一通孔互连结构621用于构成第二金属互连结构620，所述第一金属层622与所述第一通孔互连结构621为一体结构，且沿垂直于所述栅极结构200侧壁的方向，所述第一金属层622的尺寸大于所述第一通孔互连结构621的尺寸；所述第二金属层612和所述第二通孔互连结构611用于构成第三金属互连结构610，所述第二金属层612与所述第二通孔互连结构611为一体结构，且沿垂直于所述栅极结200侧壁的方向，所述第二金属层612的尺寸大于所述第二通孔互连结构611的尺寸。

相应的，为了提高所述第二金属互连结构620的材料和所述第三金属互连结构610的材料在所述介质层(未标示)内的粘附性，并防止所述第二金属互连结构620和第三金属互连结构610的材料向所述介质层内扩散，所述第二阻挡层630还位于所述第一金属层622和所述第二金属层间介质层600之间、所述第三金属互连结构610与所述第二金属层间介质层600之间、以及所述第二通孔互连结构611与所述第一金属互连结构510之间。

相应的，本发明实施例还提供一种半导体结构的形成方法。图3至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

以下将结合附图对本发明实施例提供的形成方法进行详细说明。

结合参考图3至图5，提供基底100(如图3所示)，所述基底100内形成有相邻接的阱区110(如图3所示)和漂移区120(如图3所示)，所述阱区110和漂移区120交界处的基底100上形成有栅极结构200(如图5所示)，所述栅极结构200一侧的阱区110内形成有源区310(如图5所示)，所述栅极结构200另一侧的漂移区120内形成有漏区320(如图5所示)。

所述基底100用于为后续形成LDMOS提供工艺平台。本实施例中，以所形成的LDMOS为平面晶体管为例，所述基底100为硅衬底。对所述基底100的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。。

所述阱区110和漂移区120形成于所述基底100内，且所述阱区110和漂移区120相接触，所述阱区110作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区120用于承受较大的分压。

所述漂移区120内的掺杂离子类型与所述阱区110内的掺杂离子类型不同。所述LDMOS为N型晶体管时，所述阱区110内的掺杂离子为P型离子，所述漂移区120内的掺杂离子为N型离子；所述LDMOS为P型晶体管时，所述阱区110内的掺杂离子为N型离子，所述漂移区120内的掺杂离子为P型离子。

具体地，通过掩膜(Mask)，选择性地对所述基底100进行掺杂处理，从而在所述衬底100的不同区域内分别形成所述阱区110和漂移区120。

如图4所示，形成所述阱区110和漂移区120后，还包括：在所述阱区110内以及所述漂移区120远离所述阱区110一侧的基底100内形成隔离结构101。

本实施例中，所述隔离结构101为浅沟槽隔离结构，所述隔离结构101用于对相邻LDMOS起到电隔离作用，所述阱区110的隔离结构101还用于对后续所形成的源区310(如图5所示)和接触区330(如图5所示)进行隔离。

本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。

需要说明的是，本实施例以先形成所述阱区110和漂移区120，后形成所述隔离结构101为例进行说明。在其他实施例中，还可以在形成所述隔离结构之后，形成所述阱区和漂移区。

本实施例中，在形成所述阱区110、漂移区120和隔离结构101之后，形成所述栅极结构200。

本实施例中，由于LDMOS为高压器件，因此所述栅极结构200包括位于所述阱区110和漂移区120交界处基底100表面的栅介质层210(如图5所示)以及位于所述栅介质层210上的栅极层220(如图5所示)。

本实施例中，所述栅极结构200为多晶硅栅结构，因此所述栅介质层210为栅氧化层，所述栅介质层210的材料为氧化硅，所述栅极层220的材料为多晶硅。在其他实施例中，所述栅极结构还可以为金属栅结构，相应的，所述栅介质层为高k栅介质层，所述栅极层为栅电极。

对所述栅极结构200的具体描述，可参考前述实施例中的相应描述，在此不再赘述。

所述源区310形成于所述栅极结构200一侧的阱区110内，所述漏区320形成于所述栅极结构200另一侧的漂移区120内，所述源区310和漏区320内具有掺杂离子，且所述源区310和漏区320内的掺杂离子类型与所述漂移区120内的掺杂离子类型相同。

本实施例中，通过掩膜，在预设区域的阱区110内形成所述源区310，在预设区域的漂移区120内形成所述漏区320，从而避免向其他区域的基底100内掺杂离子。

需要说明的是，形成所述栅极结构200之后，形成所述源区310和漏区320之前，还包括：在所述栅极结构200的侧壁上形成侧墙230。所述侧墙230用于定义所述源区310的形成区域，还用于在后续工艺过程中对所述栅极结构200的侧壁起到保护作用。

本实施例中，所述侧墙230为单层结构，所述侧墙230的材料为氮化硅。对所述侧墙230的具体描述，可参考前述实施例中的相应描述，在此不再赘述。

还需要说明的是，形成所述侧墙230之后，还包括：在所述阱区110内形成接触区330，所述接触区330位于所述阱区110中的隔离结构101远离所述栅极结构200的一侧。

所述接触区330内的掺杂离子类型与所述漂移区120内的掺杂离子类型不同。本实施例中，通过掩膜，在预设区域的阱区110内形成所述接触区330，从而避免向其他区域的基底100内掺杂离子。

本实施例中，可以在形成所述源区310和漏区320之后，形成所述接触区330，也可以在形成所述接触区330之后，形成所述源区310和漏区320。

参考图6，在所述栅极结构200靠近所述漏区320一侧的基底100上形成硅化物阻挡层340，所述硅化物阻挡层340还延伸至所述栅极结构200靠近所述漏区320一侧的侧壁和部分顶部。

本实施例中，所述硅化物阻挡层340覆盖所述栅极结构200靠近所述漏区320一侧的漂移区120和漏区320所对应的基底100和所述隔离结构101，且还延伸至所述栅极结构200靠近所述漏区320一侧的侧壁和部分顶部，所述硅化物阻挡层340用于防止硅化物层的生长，从而保证器件的正常性能。在其他实施例中，根据实际工艺需求，所述硅化物阻挡层还可以覆盖所述栅极结构和漏区之间的基底，且还延伸至所述栅极结构靠近所述漏区一侧的侧壁和部分顶部。

所述硅化物阻挡层340的材料可以为氧化硅、氮化硅和氮氧化硅中的一种或多种。本实施例中，所述硅化物阻挡层340的材料为氧化硅。具体地，通过沉积工艺、光刻工艺和刻蚀工艺，形成所述硅化物阻挡层340。

参考图7，需要说明的是，形成所述硅化物阻挡层340后，还包括：形成覆盖所述基底100、栅极结构200和硅化物阻挡层340的接触孔刻蚀停止层350。

在后续形成接触孔插塞的工艺过程中，所述接触孔刻蚀停止层350用于定义刻蚀工艺的刻蚀停止位置，从而在保障各源区310、漏区320和栅极结构200顶部均能被暴露出的同时，降低所述刻蚀工艺对各源区310、漏区320和栅极结构200造成过刻蚀的概率，有利于提高器件的电学性能。

本实施例中，所述接触孔刻蚀停止层350的材料为氮化硅。对所述接触孔刻蚀停止层350的具体描述，可参考前述实施例中的相应描述，在此不再赘述

结合参考图8至图12，在所述栅极结构200和漏区320之间的硅化物阻挡层340上形成第一通孔互连结构621(如图12所示)。

所述第一通孔互连结构621位于所述栅极结构200和漏区320之间的硅化物阻挡层340上，因此所述第一通孔互连结构621、硅化物阻挡层340和基底100构成了MIS结构，通过所述MIS结构，易于使所述第一通孔互连结构621下方的漂移区120实现耗尽，有利于降低漏区320的电压；所以，通过在半导体结构中设置所述第一通孔互连结构621，获得了另一种改善LDMOS性能的方式，能够在降低导通电阻的同时，提高LDMOS的击穿电压、改善热载流子注入效应，使得LDMOS的整体性能得到改善。

具体地，由于所述硅化物阻挡层340上形成有所述接触孔刻蚀停止层350，因此所述第一通孔互连结构621位于所述接触孔刻蚀停止层350上，所述第一通孔互连结构621、接触孔刻蚀停止层350、硅化物阻挡层340和基底100用于构成所述MIS结构。

所述第一通孔互连结构621的材料为导电材料。本实施例中，所述第一通孔互连结构621的材料为Al。在其他实施例中，所述第一通孔互连结构的材料还可以为Cu或W等导电材料。

沿垂直于所述栅极结构200侧壁的方向，所述第一通孔互连结构621的尺寸不宜过小，也不宜过大。如果尺寸过小，则容易增加形成所述第一通孔互连结构621的工艺难度；如果尺寸过大，则容易对器件的正常工作产生不良影响，且容易对相邻其他导电结构的形成产生影响。为此，本实施例中，所述第一通孔互连结构621的尺寸为0.2μm至5μm。

具体地，沿平行于所述基底100表面的方向，所述第一通孔互连结构621的横截面形状为圆形，因此所述第一通孔互连结构621的尺寸为所述第一通孔互连结构621的直径。在其他实施例中，根据实际工艺需求，可以合理调节所述第一通孔互连结构的尺寸，从而满足工艺兼容性和特征尺寸的要求。

需要说明的是，形成所述第一通孔互连结构621之前，还包括：在所述基底100上形成介质层(未标示)。其中，形成所述第一通孔互连结构621的步骤中，在所述介质层内形成所述第一通孔互连结构621，且所述第一通孔互连结构621为一体结构。

所述介质层用于为所述第一通孔互连结构621的形成提供工艺平台，而且，通过所述介质层，使得所述第一通孔互连结构621与其他导电结构实现电隔离。因此，所述介质层的材料为绝缘材料。

在半导体工艺中，通常还需采用后段工艺形成金属互连结构，所述金属互连结构为电信号传输提供物理保证，最终形成IC。具体地，所述后段工艺包括在层间介质层上依次形成多层金属互连层，例如：在层间介质层上形成第一金属互连结构(即第一金属互连层)，在所述第一金属互连层上形成第二金属互连结构，所述第二金属互连结构包括与所述第一金属互连层电连接的通孔互连结构、以及与所述通孔互连结构顶部相接触的第二金属互连层。

本实施例中，为了提高形成所述第一通孔互连结构621的工艺可操作性、简化形成所述第一通孔互连结构621的工艺步骤、减小所述第一通孔互连结构621对工艺集成度的影响，在后段工艺中形成所述第一通孔互连结构621。具体地，在形成所述金属互连结构的过程中形成所述第一通孔互连结构621。

为此，形成所述介质层的步骤包括：在所述基底100上形成层间介质层400(如图8所示)；在所述层间介质层400上形成第一金属层间介质层500(如图9所示)；在所述第一金属层间介质层500上形成第二金属层间介质层600(如图10所示)。其中，形成所述形成第一通孔互连结构621的步骤中，在所述第二金属层间介质层600、第一金属层间介质层500和层间介质层内400形成所述第一通孔互连结构621。

相应的，参考图8，形成所述接触孔刻蚀停止层350后，在所述接触孔刻蚀停止层350上形成层间介质层400；在所述层间介质层400内形成接触孔插塞410，所述接触孔插塞410与所述栅极结构200、源区310、漏区320和接触区330电连接。

所述层间介质层400用于实现相邻器件之间的电隔离。所述层间介质层400的材料为绝缘材料。本实施例中，所述层间介质层400的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。

所述接触孔插塞410还形成于所述接触孔刻蚀停止层350内，所述接触孔插塞410用于实现器件内的电连接，还用于实现器件与器件之间的电连接。本实施例中，所述接触孔插塞410的材料为W。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。

参考图9，形成所述接触孔插塞410后，在所述层间介质层400上形成第一金属层间介质层500；在所述第一金属层间介质层500内形成与所述接触孔插塞410电连接的第一金属互连结构510。

所述第一金属层间介质层500用于实现所述第一金属互连结构510之间的电隔离。本实施例中，所述第一金属层间介质层500的材料为SiOCH。对所述第一金属层间介质层500的具体描述，可参考前述半导体结构所述实施例中的相关描述，在此不再赘述。

所述第一金属互连结构510为第一金属互连层，也就是说，所述第一金属互连结构510为最底层的金属互连层。具体地，形成所述第一金属互连结构510的步骤包括：刻蚀所述第一金属层间介质层500，在所述第二金属层间介质层500内形成贯穿所述第一金属层间介质层500的凹槽(图未示)，所述凹槽露出所述接触孔插塞410；在所述凹槽中填充导电材料，所述凹槽内的导电材料用于作为所述第一金属互连结构510。

本实施例中，所述导电材料为Al，即第一金属互连结构510的材料为Al。在其他实施例中，所述第一金属互连结构的材料还可以为Cu或W等导电材料。

本实施例中，通过物理气相沉积工艺或电镀工艺，在所述凹槽中填充所述导电材料。

需要说明的是，在所述凹槽中填充导电材料之前，还包括：在所述凹槽的底部和侧壁上形成第一阻挡层(图未示)。所述第一阻挡层用于防止所述导电材料向所述第一金属层间介质层500内扩散，且还有利于提高所述导电材料在所述凹槽内的粘附性。

所述第一阻挡层的材料可以为Ti、Ta、W、TiN、TaN、TiSiN、TaSiN、WN或WC中的一种或几种。本实施例中，所述第一阻挡层的材料为TiN。

参考图10，形成覆盖所述第一金属层间介质层500和第一金属互连结构510的第二金属层间介质层600。

所述第二金属层间介质层600用于实现第二金属互连层之间的电隔离，还用于实现所述第二金属互连层和第一金属互连层之间的通孔互连结构(即Via1)之间的电隔离，且还用于为所述第二金属互连层、以及用于电连接所述第二金属互连层和第一金属互连层的通孔互连结构的形成提供工艺平台。

本实施例中，所述第二金属层间介质层600的材料为SiOCH。对所述第二金属层间介质层600的具体描述，可参考前述对所述第一金属层间介质层500的相关描述，在此不再赘述。

在半导体领域中，所述半导体结构中至少形成有两层金属互连层，因此所述半导体结构至少包括所述第二金属互连层和第一金属互连层之间的通孔互连结构，因此继续参考图12，本实施例中，形成所述第二金属层间介质层600后，还包括：在所述第二金属层间介质层600内形成第二通孔互连结构611，所述第二通孔互连结构611与所述第一金属互连结构510电连接。

通过所述第二通孔互连结构611，从而实现所述第一金属互连结构510与所述第二金属互连层的电连接。

本实施例中，在形成所述第二通孔互连结构611的制程中，形成所述第一通孔互连结构621，即在Via1的制程中形成所述第一通孔互连结构621，因此所述第一通孔互连结构621为一体结构，从而有利于减少形成所述第一通孔互连结构621的工艺步骤，相应还能减少影响所述第一通孔互连结构621质量的因素，从而提高所述第一通孔互连结构621的性能。

而且，与在其他通孔互连结构(例如Via2、Via3等)制程中形成所述第一通孔互连结构的方案相比，所述第一通孔互连结构621顶部至所述硅化物阻挡层340顶部的距离较小，这不仅有利于降低形成所述第一通孔互连结构621的工艺难度，还能提高使所述第一通孔互连结构621下方的漂移区120实现耗尽的效果。此外，通过在Via1的制程中形成所述第一通孔互连结构621，还能减少对后段工艺所采用光罩的改变，有利于减小对后段工艺制程的改变。

本实施例中，所述第二通孔互连结构611通过双大马士革工艺形成，且为了提高工艺兼容性、降低工艺难度，所述第一通孔互连结构621也通过双大马士革工艺形成。因此，形成所述第一通孔互连结构621和第二通孔互连结构611的步骤包括：

参考图11，刻蚀所述第二金属层间介质层600、第一金属层间介质层500和层间介质层400，在所述第二金属层间介质层600、第一金属层间介质层500和层间介质层400内形成露出所述接触孔刻蚀停止层350的第一开口625，所述第一开口625包括第一沟槽603和第一通孔604，且所述第一沟槽603底部和所述第一通孔604顶部相连通；刻蚀所述第一金属层间介质层600，在所述第一金属层间介质层600内形成露出所述第一金属互连结构510的第二开口615，所述第二开口615包括第二沟槽601和第二通孔602，且所述第二沟槽601底部和所述第二通孔602顶部相连通。

所述第一开口625用于为后续形成第二金属互连结构提供空间位置，所述第二开口615用于为后续形成第三金属互连结构提供空间位置。

本实施例中，采用双大马士革工艺形成所述第一开口625和第二开口615，因此沿垂直于所述栅极结200侧壁的方向，所述第一沟槽603的尺寸大于所述第一通孔604的尺寸，所述第二沟槽601的尺寸大于所述第二通孔602的尺寸。

本实施例中，由于所述第二金属层间介质层600、第一金属层间介质层500和层间介质层400均为介电材料，因此可以在同一工艺步骤中形成所述第一开口625和第二开口615，从而简化形成所述半导体结构的工艺步骤。

参考图12，向所述第一开口625(如图11所示)和第二开口615(如图11所示)内填充导电材料，所述第一沟槽603(如图11所示)内的导电材料用于作为第一金属层622，所述第一通孔604(如图11所示)内的导电材料用于作为所述第一通孔互连结构621，所述第二沟槽601(如图11所示)内的导电材料用于作为第二金属层612，所述第二通孔602(如图11所示)内的导电材料用于作为所述第二通孔互连结构611。

所述第一金属层622和所述第一通孔互连结构621用于构成第二金属互连结构620，所述第二金属层612和所述第二通孔互连结构611用于构成第三金属互连结构610。相应的，所述第一金属层622和所述第一通孔互连结构621为一体结构，且沿垂直于所述栅极结200侧壁的方向，所述第一金属层622的尺寸大于所述第一通孔互连结构621的尺寸；所述第二金属层612和所述第二通孔互连结构611为一体结构，且沿垂直于所述栅极结200侧壁的方向，所述第二金属层612的尺寸大于所述第二通孔互连结构611的尺寸。

其中，所述第二开口615露出所述第一金属互连结构510，因此所述第三金属互连结构610与所述第一金属互连结构510实现电连接，从而为实现器件的电信号传输提供物理保证；所述第一开口625露出所述接触孔刻蚀停止层350，从而使所述第一通孔互连结构621、接触孔刻蚀停止层350、硅化物阻挡层340和基底100构成MIS结构。

本实施例中，通过物理气相沉积工艺或电镀工艺，向所述第一开口625和第二开口615内填充导电材料。

需要说明的是，为了防止所述导电材料向所述介质层内扩散，并提高所述导电材料在所述第一开口625和第二开口615内的粘附性，形成所述第一开口625和第二开口615后，向所述第一开口625和第二开口615内填充导电材料之前，还包括：在所述第一开口625的底部和侧壁、以及所述第二开口615的底部和侧壁上形成第二阻挡层630。

所述第二阻挡层630的材料可以为Ti、Ta、W、TiN、TaN、TiSiN、TaSiN、WN或WC中的一种或几种。本实施例中，所述第二阻挡层630的材料为TiN。

本实施例中，采用原子层沉积工艺，形成所述第二阻挡层630。通过选用原子层沉积工艺形成所述第二阻挡层630，有利于提高所述第二阻挡层630的厚度均一性和质量均一性，还有利于提高所述第二阻挡层630在所述第一开口625和第二开口615内的保形覆盖能力。在其他实施例中，形成所述第二阻挡层的工艺还可以为化学气相沉积工艺或物理气相沉积工艺。

需要说明的是，由于所述第二阻挡层630为金属材料，所述第二阻挡层630、接触孔刻蚀停止层350、硅化物阻挡层340和基底100即可构成所述MIS结构。

还需要说明的是，本实施例以在同一工艺步骤中形成所述第二金属互连结构620和第三金属互连结构610为例进行说明。在其他实施例中，还可以在不同工艺步骤中形成所述第二金属互连结构和第三金属互连结构。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。