阅读说明：本技术 半导体器件及其制造方法 (Semiconductor device and method for manufacturing the same ) 是由 司空炫哲 裵相友 崔琦铉 朴浚均 郑旭珍 于 2019-04-29 设计创作，主要内容包括：提供半导体器件。半导体器件包括：衬底；第一鳍型图案和第二鳍型图案,其从衬底的上表面突出并彼此隔开；第一鳍型图案上的第一半导体图案；第二鳍型图案上的第二半导体图案；和第一半导体图案和第二半导体图案之间的阻挡图案,第一半导体图案的一部分插入到阻挡图案中。(A semiconductor device is provided. The semiconductor device includes: a substrate; a first fin pattern and a second fin pattern protruding from an upper surface of the substrate and spaced apart from each other; a first semiconductor pattern on the first fin pattern; a second semiconductor pattern on the second fin pattern; and a barrier pattern between the first semiconductor pattern and the second semiconductor pattern, a portion of the first semiconductor pattern being inserted into the barrier pattern.)

半导体器件及其制造方法

相关申请的交叉引用

本申请要求于2018年7月27日在韩国知识产权局提交的韩国专利申请No.10-2018-0087828的权益，其公开内容以其整体通过引用合并于此。

技术领域

本发明构思涉及半导体器件及其制造方法。

背景技术

近来，半导体器件已经是小型化的且已经在性能上得到改善。因此，半导体器件中包括的晶体管的小的结构差异非常影响半导体器件的性能。

另一方面，随着半导体器件小型化，相邻晶体管的源极/漏极区域可能彼此短路。

发明内容

本发明构思的方面提供用于制造半导体器件的方法，其能够通过防止相邻晶体管的源极/漏极区域的短路来改善半导体器件的良率而不减小晶体管的源极/漏极的大小。

本发明构思的方面不限于上述那些，且没提到的其他方面可由本领域技术人员根据下面的描述清楚的理解。

根据本发明构思的一些实施例，提供半导体器件，包括：衬底；第一鳍型图案和第二鳍型图案，其从衬底的上表面突出并彼此隔开；第一鳍型图案上的第一半导体图案；第二鳍型图案上的第二半导体图案；和第一半导体图案和第二半导体图案之间的阻挡图案，第一半导体图案的一部分***到阻挡图案中。

根据本发明构思的一些实施例，提供半导体器件，包括：衬底上的第一鳍型图案和第二鳍型图案，其突出以沿第一方向延伸且彼此隔开；第一鳍型图案上的第一栅极结构，其沿与第一方向不同的第二方向延伸；第一半导体图案，其设置在第一栅极结构的至少一侧上且设置在第一鳍型图案上；第二鳍型图案上的第二栅极结构，其沿第二方向延伸且与第一栅极结构隔开；第二半导体图案，其设置在第二栅极结构的至少一侧上且设置在第二鳍型图案上；和阻挡图案，其设置在第一半导体图案和第二半导体图案之间且设置在第一栅极结构和第二栅极结构之间，其中，第一半导体图案的一部分***到阻挡图案中。

根据本发明构思的一些实施例，提供半导体器件，包括：第一晶体管，其包括第一栅极结构和第一半导体图案，第一半导体图案设置在第一栅极结构的至少一侧上；第二晶体管，其包括第二栅极结构和第二半导体图案，第二半导体图案设置在第二栅极结构的至少一侧上；和第一半导体图案和第二半导体图案之间的阻挡图案，其中，第一半导体图案的一部分***到阻挡图案中。

附图说明

本发明构思的上述和其他方面及特征将通过参考附图详细描述其示例性实施例而变得更明显，在附图中：

图1是根据本发明构思的技术思想的一些实施例的半导体器件的布局图；

图2是沿图1的线A-A’截取的截面图；

图3是图2的区域K的放大图；

图4是沿图1的线B-B’截取的截面图；

图5是沿图1的线A-A’截取的截面图；

图6是图5的区域J的放大图；

图7是沿图1的线B-B’截取的截面图；

图8是根据本发明构思的技术思想的一些实施例的半导体器件的布局图；

图9是沿图8的线C-C’截取的截面图；

图10是沿图8的线C-C’截取的截面图；

图11是根据本发明构思的技术思想的一些实施例的半导体器件的布局图；

图12是沿图11的线E-E’截取的截面图；

图13至图17是用于解释用于制造根据本发明构思的技术思想的一些实施例的半导体器件的方法的中间步骤图；和

图18至图22是用于解释用于制造根据本发明构思的技术思想的一些实施例的半导体器件的方法的中间步骤图。

具体实施方式

在根据本发明构思的一些实施例的半导体器件的附图中，示例性示出了鳍型晶体管(FinFET)，其包括鳍型图案形状的沟道区域，但本发明构思不限于此。当然，根据本发明构思的一些实施例的半导体器件可包括平面晶体管、隧道晶体管(FET)、包括纳米线的晶体管、包括纳米片的晶体管或三维(3D)晶体管。此外，根据本发明构思的一些实施例的半导体器件可包括双极结型晶体管、横向双扩散晶体管(LDMOS)等。

下文中，将参考图1至图4描述根据本发明构思的技术思想的一些实施例的半导体器件。

图1是根据本发明构思的技术思想的一些实施例的半导体器件的布局图。在图1中，为了清楚起见，未示出场绝缘膜(图2的161)和层间绝缘膜(图2的163)。图2是沿图1的线A-A’截取的截面图。图3是图2的区域K的放大图。图4是沿图1的线B-B’截取的截面图。

参考图1至图4，根据本发明构思的技术思想的一些实施例的半导体器件可包括衬底100、场绝缘膜161、第一鳍型图案101、第二鳍型图案102、第一半导体图案121、第二半导体图案122、层间绝缘膜163和第一阻挡图案131。

衬底100可具有基底衬底和外延层堆叠的结构，但实施例不限于此。衬底100可以是硅衬底、砷化镓衬底、锗硅衬底、陶瓷衬底、石英衬底、显示器玻璃衬底等，且可以是SOI(绝缘体上半导体)衬底。下文中，硅衬底将作为示例进行描述。进一步的，衬底100可具有绝缘膜形成在硅衬底上的形式。

第一鳍型图案101和第二鳍型图案102可从衬底100的上表面100U突出。第一鳍型图案101和第二鳍型图案102可沿第一方向D1延伸。第一鳍型图案101和第二鳍型图案102可彼此隔开。

第一鳍型图案101的其上设置有第一半导体图案121的部分的上表面与场绝缘膜161的上表面161U基本位于相同的平面上。第一鳍型图案101的其上设置有第一栅极结构140部分的上表面可从例如场绝缘膜161的上表面161U突出。

第一鳍型图案101和第二鳍型图案102可以是衬底100的一部分且可包括从衬底100生长的外延层。第一鳍型图案101和第二鳍型图案102中的每个可包括例如作为元素半导体材料的硅或锗。进一步的，第一鳍型图案101和第二鳍型图案102中的每个可包括化合物半导体，且可包括例如IV-IV族化合物半导体或III-V族化合物半导体。

具体地，以IV-IV族化合物半导体作为示例，第一鳍型图案101和第二鳍型图案102中的每个可以是二元化合物或三元化合物，其包含以下中的至少两个：碳(C)、硅(Si)、锗(Ge)和锡(Sn)、或通过利用IV族元素掺杂这些元素获得的化合物。以III-V族化合物半导体作为示例，第一鳍型图案101和第二鳍型图案102中的每个可以是以下之一：二元化合物、三元化合物或四元化合物，其由铝(Al)、镓(Ga)和铟(In)中的至少一个作为III组元素与磷(P)、砷(As)和锑(Sb)中的至少一个作为V组元素键合形成。

在附图中，第一鳍型图案101和第二鳍型图案102的各个侧表面被示出为具有从衬底100的上表面100U的任一倾斜，但发明构思的技术思想不限于此。例如，理所当然的是，第一鳍型图案101和第二鳍型图案102中的每个的侧表面可以垂直于衬底100的上表面100U，这取决于工艺。

场绝缘膜161可设置在衬底100上。场绝缘膜161可包住第一鳍型图案101和第二鳍型图案102中的每个的至少一部分。

场绝缘膜161可包括例如含有以下中的至少一个的材料：氧化硅膜、氮化硅膜和氮氧化硅膜。

第一栅极结构140可设置在第一鳍型图案101上以交叉第一鳍型图案101。第一栅极结构140可沿第二方向D2延伸。第二方向D2可以是与第一方向D1不同的方向。第二栅极结构150可设置在第二鳍型图案102上以交叉第二鳍型图案102。第二栅极结构150可沿第二方向D2延伸。第一栅极结构140和第二栅极结构150可彼此隔开。

在一些实施例中，第一栅极结构140和第二鳍型图案102可不彼此重叠。此外，第二栅极结构150和第一鳍型图案101可不彼此重叠。

第一栅极结构140可包括第一栅极绝缘膜141和142和第一栅电极143。第二栅极结构150可包括第二栅极绝缘膜151和152和第二栅电极153。

第一栅极绝缘膜141和142可沿场绝缘膜161的上表面161U以及第一鳍型图案101的从场绝缘膜161的上表面161U突出的部分延伸。第二栅极绝缘膜151和152可沿场绝缘膜161的上表面161U以及第二鳍型图案102的从场绝缘膜161的上表面161U突出的部分延伸。

第一栅极绝缘膜141和142可包括例如第一界面膜141和第一高介电常数绝缘膜142。第二栅极绝缘膜151和152可包括例如第二界面膜151和第二高介电常数绝缘膜152。

第一界面膜141和第二界面膜151可包括但不限于例如二氧化硅。即，第一界面膜141和第二界面膜151当然可包含其他材料，这取决于衬底100的类型、第一高介电常数绝缘膜142和第二高介电常数绝缘膜152的类型等。

第一高介电常数绝缘膜142可设置在第一界面膜141上。进一步的，第二高介电常数绝缘膜152可设置在第二界面膜151上。第一高介电常数绝缘膜142和第二高介电常数绝缘膜152可包括以下中的一个或多个：氧化铪、硅氧化铪、氧化铪铝、氧化镧、氧化镧铝、氧化锆、硅酸锆、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化钽铅钪或铌锌酸铅。

进一步的，已经关注氧化物对第一高介电常数绝缘膜142和第二高介电常数绝缘膜152进行了描述。替代地，第一高介电常数绝缘膜142和第二高介电常数绝缘膜152可包括但不限于上述金属材料的氮化物(例如，氮化铪)或氮氧化物(例如、氮氧化铪)中的一个或多个。

第一栅电极143可设置在第一栅极绝缘膜141和142上。第二栅电极153可设置在第二栅极绝缘膜151和152上。第一栅电极143和第二栅电极153可至少包括一个或多个金属层。

第一半导体图案121可设置在第一鳍型图案101上。第一半导体图案121可设置在场绝缘膜161的上表面161U上。第一半导体图案121可设置在第一栅极结构140的至少一侧上。

第二半导体图案122可设置在第二鳍型图案102上。第二半导体图案122可设置在场绝缘膜161的上表面161U上。第二半导体图案122可设置在第二栅极结构150的至少一侧上。

第一半导体图案121和第二半导体图案122可以是不同晶体管的源极/漏极且可以是例如抬升的源极/漏极。

第一栅极结构140和第一半导体图案121可形成第一晶体管。第二栅极结构150和第二半导体图案122可形成第二晶体管。在一些实施例中，第一晶体管和第二晶体管可以是相同类型的晶体管或不同类型的晶体管。

在第一晶体管和/或第二晶体管是PMOS晶体管时，第一半导体图案121和/或第二半导体图案122可包括压缩应力材料。例如，压缩应力材料可以是具有比Si的晶格常数大的材料且可以是例如SiGe。压缩应力材料可以对第一半导体图案121和/或第二半导体图案122施加压缩应力材料以改善沟道区域的载流子迁移率。

在第一晶体管和/或第二晶体管是NMOS晶体管时，第一半导体图案121和/或第二半导体图案122可以是与衬底100相同材料或拉应力材料。例如，在衬底100为Si时，第一半导体图案121和/或第二半导体图案122可以是Si或具有比Si的晶格常数小的材料(如，SiC)。

第一半导体图案121和第二半导体图案122可具有菱形、圆形和矩形中的至少一个。尽管菱形(或五边形或六边形)在图中作为示例被示出，但本发明构思的技术思想不限于此。

层间绝缘膜163可设置在场绝缘膜161的上表面161U上。层间绝缘膜163可包住并覆盖第一半导体图案121和第二半导体图案122。层间绝缘膜163可设置在第二栅极结构150与第一阻挡图案131之间。层间绝缘膜163可包住例如第一栅极结构140的侧表面和第二栅极结构150的侧表面。例如，层间绝缘膜163可暴露第一栅极结构140的上表面和第二栅极结构150的上表面。

层间绝缘膜163可包括第一沟槽131T。第一沟槽131T可暴露第一半导体图案121的第一部分121P。在一些实施例中，第一沟槽131T可暴露场绝缘膜161的上表面161U。第一沟槽131T可形成在层间绝缘膜163中以沿第一方向D1延伸。在一些实施例中，第一沟槽131T可暴露第一栅极结构140的一部分。

第一阻挡图案131可设置在第一沟槽131T中。换句话说，第一阻挡图案131可设置在层间绝缘膜163中。第一阻挡图案131可设置在第一半导体图案121和第二半导体图案122之间。

在一些实施例中，第一阻挡图案131可设置在第一栅极结构140和第二栅极结构150之间。在此情况下，例如，第一阻挡图案131可沿第一方向D1例如在第一半导体图案121与第二半导体图案122之间以及在第一栅极结构140与第二栅极结构150之间延伸。

第一阻挡图案131的设置在第一栅极结构140和第二栅极结构150之间的部分的宽度可小于第一阻挡图案131的设置在第一半导体图案121和第二半导体图案122之间的部分的宽度。在此，宽度可以是沿第二方向D2测量的值。

在一些实施例中，第一阻挡图案131可沿第三方向D3例如从层间绝缘膜163的上表面到场绝缘膜的上表面161U延伸。例如,第一阻挡图案131可以接触场绝缘膜161的上表面161U。

第三方向D3可以是与第一方向D1和第二方向D2交叉的方向。第三方向D3可以是例如垂直于场绝缘膜161的上表面161U的方向。

在一些实施例中，第一阻挡图案131可与第二栅极结构150隔开。层间绝缘膜163的一部分可设置在第一阻挡图案131和第二栅极结构150之间。

第一半导体图案121的第一部分121P可***到第一阻挡图案131中。换句话说，第一半导体图案121的第一部分121P可在第三方向D3上与第一阻挡图案131重叠。第一阻挡图案131的一部分可设置在第一半导体图案121上。

在根据本发明构思的技术思想的一些实施例的半导体器件中，通过将第一阻挡图案131设置在第一半导体图案121和第二半导体图案122之间，而不减小第一半导体图案121的大小，可以防止第一半导体图案121和第二半导体图案122之间短路。换句话说，由于第一半导体图案121的第一部分121P***到第一阻挡图案131中，因此可以不减小第一半导体图案121的大小。因此在维持半导体器件的性能的同时可以防止第一半导体图案121和第二半导体图案122之间短路，从而改善半导体器件的良率。

第一栅极结构140的一部分可***到第一阻挡图案131中。换句话说，第一栅极结构140的一部分可在第三方向D3上与第一阻挡图案131重叠。第一阻挡图案131例如与层间绝缘膜163一起可将第一栅极结构140与第二栅极结构150绝缘。

第一阻挡图案131可包括例如SiN和SiOCN中的一个。然而，本发明构思的技术思想不限于此。例如，第一阻挡图案131可以是可将第一半导体图案121与第二半导体图案122绝缘且具有对蚀刻工艺的耐受性的材料。

下文中，将参考图1、图5、图6和图7描述根据本发明构思的技术思想的一些实施例的半导体器件。为了便于描述清楚，上面描述的重复的部分将被省略或简化。

图5是沿图1的线A-A’截取的截面图。图6是图5的区域J的放大图。图7是沿图1的线B-B’截取的截面图。

参考图1、图5、图6和图7，根据本发明构思的技术思想的一些实施例的半导体器件的层间绝缘膜163可包括第二沟槽132T。

第二沟槽132T可暴露第一半导体图案121的第一部分121P。在一些实施例中，第二沟槽132T可不暴露场绝缘膜161的上表面161U。第二沟槽132T可形成在层间绝缘膜163中以沿第一方向D1延伸。在一些实施例中，第二沟槽132T可暴露第一栅极结构140的一部分。

第二阻挡图案132可设置在第二沟槽132T中。第二阻挡图案132可设置在第一半导体图案121和第二半导体图案122之间。第二阻挡图案132可以在第一半导体图案121和第二半导体图案122之间设置在第一半导体图案121上。换句话说，第二阻挡图案132可以具有设置在第一半导体图案121与第二半导体图案122之间同时设置在第一半导体图案121上的部分。

在一些实施例中，第二阻挡图案132可设置在第一栅极结构140和第二栅极结构150之间。在此情况下，第二阻挡图案132可沿第一方向D1例如在第一半导体图案121与第二半导体图案122之间以及在第一栅极结构140与第二栅极结构150之间延伸。

在一些实施例中，第二阻挡图案132可与第二栅极结构150隔开。层间绝缘膜163的一部分可设置在第二阻挡图案132和第二栅极结构150之间。

在一些实施例中，例如,第二阻挡图案132可沿第三方向D3从层间绝缘膜163的上表面在层间绝缘膜163内部延伸到层间绝缘膜163的一部分。换句话说，第二阻挡图案132可被设置成与场绝缘膜161的上表面161U隔开。

第一半导体图案121的第一部分121P可***到第二阻挡图案132中。换句话说，第一半导体图案121的第一部分121P可在第三方向D3上与第二阻挡图案132重叠。

在根据本发明构思的技术思想的一些实施例的半导体器件中，在层间绝缘膜163中形成第二沟槽132T时纵横比很高的情况下，通过第二阻挡图案132设置在第一半导体图案121与第二半导体图案122之间的同时防止第二阻挡图案132延伸到场绝缘膜161的上表面161U，可以克服由于较高纵横比的限制。

第一栅极结构140的一部分可***到第二阻挡图案132中。换句话说，第一栅极结构140的一部分可在第三方向D3上与第二阻挡图案132重叠。第二阻挡图案132例如与层间绝缘膜163一起可将第一栅极结构140与第二栅极结构150绝缘。

第二阻挡图案132可包括例如SiN和SiOCN中的一个。然而，本发明构思的技术思想不限于此。例如，第二阻挡图案132可以是可将第一半导体图案121与第二半导体图案122绝缘且具有对蚀刻工艺的耐受性的材料。

下文中，将参考图2、图8和图9描述根据本发明构思的技术思想的一些实施例的半导体器件。为了便于描述清楚，上面描述的重复的部分将被省略或简化。

图8是根据本发明构思的技术思想的一些实施例的半导体器件的布局图。在图8中，为了清楚示出，未示出场绝缘膜(图2的161)和层间绝缘膜(图2的163)。沿图8的线A-A’截取的截面图可以与图2相同。

图9是沿图8的线C-C’截取的截面图。

参考图2、图8和图9，根据本发明构思的技术思想的一些实施例的半导体器件的第一阻挡图案131可接触第二栅极结构150。

第一阻挡图案131可以在第一栅极结构140与第二栅极结构150之间将第一栅极结构140和第二栅极结构150分开。例如,在半导体器件的制造工艺的中间阶段，第一栅极结构140和第二栅极结构150可以是彼此连接的单个栅极结构。由于在随后工艺中，第一阻挡图案131设置在单个栅极结构中，因此，单个栅极结构可被分成第一栅极结构140和第二栅极结构150。

第一栅极结构140和第一半导体图案121可形成第一晶体管。第二栅极结构150和第二半导体图案122可形成第二晶体管。在一些实施例中，第一晶体管和第二晶体管可以是相同类型的晶体管或可以是不同类型的晶体管。

下文中，将参考图5、图8和图10描述根据本发明构思的技术思想的一些实施例的半导体器件。为了便于清楚说明，上面描述的重复的部分将被省略或简化。

图10是沿图8的线C-C’截取的截面图。沿图8的线A-A’截取的截面图可以与图5相同。

参考图5、图8和图10，根据本发明构思的技术思想的一些实施例的半导体器件的第二阻挡图案132可接触第二栅极结构150。

第二阻挡图案132可在第一栅极结构140与第二栅极结构150之间将第一栅极结构140与第二栅极结构150分开。层间绝缘膜163可设置在第二阻挡图案132和场绝缘膜161的上表面161U之间。

下文中，将参考图2、图5、图11和图12描述根据本发明构思的技术思想的一些实施例的半导体器件。为了便于清楚说明，上面描述的重复的部分将被省略或简化。

图11是根据本发明构思的技术思想的一些实施例的半导体器件的布局图。在图11中，为了清楚示出，未未出场绝缘膜(图2的161)和层间绝缘膜(图2的163)。沿图11的线A-A’截取的截面图可以与图2和图5中任何一个相同。

图12是沿图11的线E-E’截取的截面图。

参考图2、图5、图11和图12，根据本发明构思的技术思想的一些实施例的半导体器件可包括第三栅极结构170。

第三栅极结构170可设置在第一鳍型图案101和第二鳍型图案102上以与第一鳍型图案101和第二鳍型图案102交叉。第三栅极结构170可沿第二方向D2延伸。

第三栅极结构170可包括第一部分170_1和第二部分170_2。第三栅极结构170的第一部分170_1可以是在第三方向D3上与第一鳍型图案101重叠的部分。第三栅极结构170的第二部分170_2可以是在第三方向D3上与第二鳍型图案102重叠的部分。

第三栅极结构170可包括第三栅极绝缘膜171和172和第三栅电极173。第三栅极绝缘膜171和172可沿场绝缘膜161的上表面161U、第一鳍型图案101的从场绝缘膜161的上表面161U突出一部分和第二鳍型图案102的从场绝缘膜161的上表面161U突出的部分延伸。

第三栅极绝缘膜171和172可包括例如第三界面膜171和第三高介电常数绝缘膜172。第一界面膜141和第二界面膜151的描述还可应用于第三界面膜171。第一界高介电常数绝缘膜142和第二高介电常数绝缘膜152的描述还可应用于第三高介电常数绝缘膜172。

第三栅电极173可设置在第三栅极绝缘膜171和172上。第一栅电极143和第二栅电极153的描述还可应用于第三栅电极173。

第一半导体图案121和第二半导体图案122可设置在第三栅极结构170的至少一侧上。

第一阻挡图案131或第二阻挡图案132可设置在第三栅极结构170的至少一侧上。第一阻挡图案131或第二阻挡图案132可设置在第一半导体图案121和第二半导体图案122之间。第一阻挡图案131或第二阻挡图案132可在第一方向D1上延伸，例如越过第三栅极结构170。

第三栅极结构170的第一部分170_1和第一半导体图案121可形成第三晶体管。第三栅极结构170的第二部分170_2和第二半导体图案122可形成第四晶体管。在一些实施例中，第三晶体管和第四晶体管可以是相同类型的晶体管或可以是不同类型的晶体管。

在根据本发明构思的技术思想的一些实施例的半导体器件中，当打算使用一个连续的栅极结构形成相同类型或不同类型的单独的晶体管时，通过使用第一阻挡图案131和第二阻挡图案132，可以防止各个单独的晶体管的半导体图案之间出现短路现象。

下文中，将参考图13至图17描述用于制造根据本发明构思的技术思想的一些实施例的半导体器件的方法。为了便于清楚说明，上面描述的重复的部分将被省略或简化。

图13至图17是用于解释用于制造根据本发明构思的技术思想的一些实施例的半导体器件的方法的中间步骤图。

参考图13，可提供衬底100，其上形成有第一鳍型图案101、第二自由鳍型图案102p、场绝缘膜161和第一半导体图案121。

第二自由鳍型图案102p可包括从场绝缘膜161的上表面161U突出的部分。在形成第二半导体图案122之前，第二自由鳍型图案102p可以是第二鳍型图案102。

可在衬底100上形成第一掩膜层181。第一掩膜层181可覆盖第二自由鳍型图案102p、第一半导体图案121和场绝缘膜161的上表面161U。

通过移除第一掩膜层181的一部分，可形成第一沟槽131T。即，第一沟槽131T可形成在第一掩膜层181中。第一沟槽131T可暴露第一半导体图案121的第一部分121P。第一沟槽131T可暴露场绝缘膜161的上表面161U。

参考图14，通过利用阻挡图案材料填充第一沟槽131T，可形成第一阻挡图案131。阻挡图案材料可包住第一半导体图案121的由第一沟槽131T暴露的第一部分121P。结果，第一半导体图案121的第一部分121P***到第一阻挡图案131中且可在第三方向D3上与第一阻挡图案131重叠。

在根据本发明构思的技术思想的一些实施例的半导体器件的制造过程中，在形成第一半导体图案121之后，通过在形成第二半导体图案122之前形成第一阻挡图案131，可以防止第一半导体图案121与第二半导体图案122之间短路而不减小第一半导体图案121的大小。

参考图15，可移除第一掩膜层181。

参考图16，可形成第二半导体图案122。

例如，可形成第二掩膜层183以覆盖第一半导体图案121。移除第二自由鳍型图案102p的从场绝缘膜161的上表面161U突出的部分，且可形成第二鳍型图案102。可在第二鳍型图案102上形成第二半导体图案122。

参考图17，可移除第二掩膜层183。

参考图2，可在场绝缘膜161的上表面上形成层间绝缘膜163。可形成层间绝缘膜163以覆盖第一半导体图案121和第二半导体图案122。可形成层间绝缘膜163以包住第一阻挡图案131的侧表面。

下文中，将参考图5以及图18至图22描述用于制造根据本发明构思的技术思想的一些实施例的半导体器件的方法。为了便于说明清楚，上面描述的重复的部分将被省略或简化。

图18至图22是用于解释用于制造根据本发明构思的技术思想的一些实施例的半导体器件的方法的中间步骤图。

参考图18，可移除第一掩膜层181的一部分以形成第二沟槽132T。即，第二沟槽132T可形成在第一掩膜层181中。第二沟槽132T可暴露第一半导体图案121的第一部分121P。第二沟槽132T可不暴露场绝缘膜161的上表面161U。

参考图19，通过用阻挡图案材料填充第二沟槽132T，可形成第二阻挡图案132。阻挡图案材料可包住第一半导体图案121的由第二沟槽132T暴露的第一部分121P。结果，第一半导体图案121的第一部分121P***到第二阻挡图案132中且可在第三方向D3上与第二阻挡图案132重叠。

根据本发明构思的技术思想的一些实施例的半导体器件的制造工艺中，在纵横比很高时，在移除第一掩膜层181的仅一部分以形成第二沟槽132T之后，可形成第二阻挡图案132。

参考图20，可移除第二掩膜层183。

参考图21，可形成第二掩膜层183以覆盖第一半导体图案121且可形成第二半导体图案122。

参考图22，可移除第二掩膜层183.

参考图5，层间绝缘膜163可形成在场绝缘膜161的上表面上。可形成层间绝缘膜163以包住第二阻挡图案132的侧表面。层间绝缘膜163可形成在场绝缘膜161的上表面161U与第一半导体图案121之间。层间绝缘膜163可形成在场绝缘膜161的上表面161U与第二阻挡图案132之间。

在附图中，示例性示出了用于制造包括鳍型图案形状的沟道区域的鳍型晶体管(FinFET)的方法，但本发明构思不限于此。根据本发明构思的一些实施例，理所当然的是，用于制造半导体器件的方法还可用于制造以下晶体管的方法中：平面晶体管、隧道晶体管(FET)、包括纳米线的晶体管、包括纳米片的晶体管或三维(3D)晶体管。此外，用于制造根据本发明构思的一些实施例的半导体器件的方法可用在用于制造以下晶体管的方法中：双极结型晶体管、横向双扩散晶体管(LDMOS)等。

尽管已经参考其示例性实施例具体示出和描述了本发明构思，但本领域技术人员将理解的是在不脱离由随附权利要求限定的本发明构思的精神和范围的情况下可在其中进行形式和细节的各种变化。因此，期望参考随附权利要求而不是前述说明书以在所有方面将本实施例考虑为说明性而非限制性，以指示本发明的范围。