阅读说明：本技术 半导体元件的制造方法 (Method for manufacturing semiconductor element ) 是由 张开泰 李东颖 于 2019-04-15 设计创作，主要内容包括：在一半导体元件的制造方法中,蚀刻半导体基材以形成沟渠,借此沟渠定义出通道部。沉积硬罩幕层于通道部的侧壁上。非等向性地蚀刻半导体基材,以加深沟渠,借此加深的沟渠进一步定义出位于通道部与硬罩幕层下方的基部。将硬罩幕层从通道部的侧壁移除。以隔离材料填充加深的沟渠。凹入隔离材料以形成隔离结构,其中通道部凸出于隔离结构。(In a method of manufacturing a semiconductor device, a semiconductor substrate is etched to form a trench, whereby the trench defines a channel portion. Depositing a hard mask layer on the sidewall of the channel portion. The semiconductor substrate is anisotropically etched to deepen the trench, whereby the deepen trench further defines a base portion below the channel portion and the hard mask layer. The hard mask layer is removed from the sidewall of the channel portion. The deepened trenches are filled with an isolation material. The isolation material is recessed to form an isolation structure, wherein the channel portion protrudes from the isolation structure.)

半导体元件的制造方法

技术领域

本揭露实施例是有关于一种半导体元件及其制造方法。

背景技术

半导体集成电路(IC)工业已历经快速成长。在集成电路发展的进程中，随着几何尺寸[亦即，利用一制程可形成的最小构件(或线)]的减少，功能密度(定义为每晶片面积的互连元件的数量)大体上已获得增加。微缩化过程大体上通过增加生产效率以及降低相关成本的方式提供许多好处。但是，这样的微缩化已增加了处理与制造集成电路的复杂性。为了实现这些进展，在集成电路制造上需要相似的发展。

举例而言，随着半导体集成电路工业已发展到纳米科技制程节点，以追求更高的元件密度、更高的性能与更低的成本，与制造及设计有关的挑战均已促使三维(3D)元件，例如鳍式场效晶体管(FinFETs)的发展。

发明内容

依据一实施方式中，本揭露揭示一种方法。在此方法中，蚀刻半导体基材以形成沟渠，借此沟渠定义出通道部。沉积硬罩幕层于通道部的侧壁上。非等向性地蚀刻半导体基材，以加深沟渠，借此加深的沟渠进一步定义出位于通道部与硬罩幕层下方的基部。将硬罩幕层从通道部的侧壁移除。以隔离材料填充加深的沟渠。凹入隔离材料以形成隔离结构，其中通道部凸出于隔离结构。

附图说明

从以下结合所附附图所做的详细描述，可对本揭露的态样有更佳的了解。需注意的是，根据业界的标准实务，各特征并未依比例绘示。事实上，为了使讨论更为清楚，各特征的尺寸都可任意地增加或减少。

图1是绘示依照本揭露的一些实施方式的一种半导体元件的剖面示意图；

图2是绘示依照本揭露的一些实施方式的一种半导体元件的剖面示意图；

图3是绘示依照本揭露的一些实施方式的一种半导体元件的剖面示意图；

图4A至图4I是绘示依照本揭露的一些实施方式的一种半导体元件的制造方法的各个中间阶段的剖面示意图；

图5A至图5H是绘示依照本揭露的一些实施方式的一种半导体元件的制造方法的各个中间阶段的剖面示意图；

图6A至图6G是绘示依照本揭露的一些实施方式的一种半导体元件的制造方法的各个中间阶段的剖面示意图；

图7是绘示依照本揭露的一些实施方式的一种半导体元件的制造方法的流程图；

图8是绘示依照本揭露的一些实施方式的一种半导体元件的制造方法的流程图；

图9是绘示依照本揭露的一些实施方式的一种半导体元件的制造方法的流程图。

具体实施方式

以下的揭露提供了许多不同实施方式或实施例，以实施所提供的标的的不同特征。以下所描述的构件与安排的特定实施例是用以简化本揭露。当然这些仅为实施例，并非用以作为限制。举例而言，于描述中，第一特征形成于第二特征的上方或之上，可能包含第一特征与第二特征以直接接触的方式形成的实施方式，亦可能包含额外特征可能形成在第一特征与第二特征之间的实施方式，如此第一特征与第二特征可能不会直接接触。

在此所使用的用语仅用以描述特定实施方式，而非用以限制所附的申请专利范围。举例而言，除非特别限制，否则单数型态的用语“一”或“该”亦可代表复数型态。例如“第一”与“第二”用语用以描述各种元件、区域或层等等，而这类用语仅用以区别一元件、一区域或一层与另一元件、另一区域或另一层。因此，在不脱离所请求保护的标的的精神下，第一区亦可称为第二区，可相仿地进行一用语交换为另一个，而可依此类推。此外，本揭露可能会在各实施例中重复参考数字及/或文字。这样的重复是基于简化与清楚的目的，以其本身而言并非用以指定所讨论的各实施方式及/或配置之间的关系。如在此所使用的，用词“及/或(and/or)”包含一或多个相关列示项目的任意或所有组合。

鳍可利用任何适合方法来图案化。举例而言，鳍可利用一或多个微影制程，包含双重图案化(double-patterning)或多重图案化(multi-patterning)制程，来图案化。一般而言，双重图案化或多重图案化制程结合微影与自对准(self-aligned)制程，使图案可被创造成具有例如间距小于利用单一直接微影制程所能得到的图案的间距。举例而言，在一实施方式中，牺牲层形成于基材上方且利用微影制程予以图案化。利用自对准制程形成靠拢经图案化的牺牲层的间隙壁。接下来，移除牺牲层，然后剩下的间隙壁可用来图案化鳍。

在图案化半导体元件的凸状结构，例如鳍与纳米线结构的制程中，凸状结构的外形控制非常重要。然而，凸状结构这样的外形控制难以达成。举例而言，在利用硬罩幕来蚀刻半导体基材以形成凸状结构时，需具有实质平直的外形的凸状结构。若硬罩幕的蚀刻速率与半导体基材的蚀刻速率的比太大，可能会将大部分的硬罩幕移除，因而降低后续制造环绕凸状结构的隔离结构的研磨制程的制程窗。若硬罩幕的蚀刻速率与半导体基材的蚀刻速率的比太小，可能会在凸状结构的侧壁上发生蚀刻回拉(etching pull back)问题，因此凸状结构可能不会具有实质平直的外形。

本揭露的实施方式是有关于提供一种半导体元件与此半导体元件的制造方法，其使用二道蚀刻操作来形成凸状结构，且在第一蚀刻操作中形成凸状结构的通道部后，形成硬罩幕层覆盖通道部的侧壁，如此在第二蚀刻操作期间，通道部的侧面外形可受到保护。因此，可获得具实质平直外形的通道部。

图1是绘示依照本揭露的一些实施方式的一种半导体元件的剖面示意图。在一些实施方式中，半导体元件100为鳍式场效晶体管元件。半导体元件100可包含半导体基材110、数个凸状结构120、数个浅沟渠隔离(STI)结构130、至少一栅极介电层150、以及至少一栅极结构160。半导体基材110可包含单晶半导体材料或化合物半导体材料。可使用硅、锗、锡化硅锗(SiGeSn)、三五族化合物、硅锗(Si_xGe_1-x，其中1>x>0)、或其类似物来作为半导体基材110的材料。在一些示范实施方式中，半导体基材110包含硅。

如图1所示，凸状结构120设于半导体基材110的上方。凸状结构120可为鳍式场效晶体管元件的鳍。在一些实施方式中，凸状结构120是利用蚀刻半导体基材120而形成，因此凸状结构120凸出于半导体基材110的表面110a。有多个沟渠140，每个沟渠140位于对应的相邻二凸状结构120之间，因此凸状结构120可彼此分离。每个凸状结构120包含基部122与通道部124。基部122设于半导体基材110的表面110a的上方。每个基部122具有一个中央部分122c以及二个边缘部分122e，其中边缘部分122e位于中央部分122c的相对侧。每个基部122具有宽度W1与长度L1。在一些示范实施方式中，每个基部122的宽度W1的范围从约2nm至约30nm，且每个基部122的长度L1的范围从约5nm至约200nm。

在每个凸状结构120中，通道部124设于基部122的中央部分122c的上方，因此每个凸状结构120具有阶梯状侧壁。通道部124与栅极结构160接合。每个通道部124可具有实质平直的外形124p。每个通道部124具有宽度W2与长度L2，其中每个基部122的宽度W1大于每个通道部124的宽度W2。每个凸状结构120在通道部124与基部122之间具有不连续的部分。每个基部122的宽度W1与每个通道部124的宽度W2之间的差距的范围从约0.2nm至约20nm。每个通道部124的宽度W2的范围可从约2nm至约30nm，且每个通道部124的长度L2的范围可从约5nm至约200nm。在一些实施方式中，每个基部122的长度L1大于每个通道部124的长度L2。若每个基部122的宽度W1小于约0.2nm，可能会发生漏电流。若每个通道部124的宽度W2小于约0.2nm，载子迁移率可能会下降。若每个基部122的长度L1及/或每个通道部124的长度L2大于约200nm，凸状结构120可能会倒塌。

在一些实施方式中，利用蚀刻半导体基材110的方式形成凸状结构120的基部122与通道部124，因此半导体基材110与凸状结构120的基部122及通道部124是由相同材料所制成。举例而言，凸状结构120的基部122及通道部124可包含硅、锗、锡化硅锗、三五族化合物、硅锗(Si_xGe_1-x，其中1>x>0)、或其类似物。

请继续参考图1，浅沟渠隔离结构130设于凸状结构120的基部122之间的半导体基材110的表面110a上方。以隔离材料填充沟渠140，而形成浅沟渠隔离结构130。浅沟渠隔离结构130分别位于凸状结构120的相邻对的基部122之间，且覆盖基部122的侧壁。在一些示范实施方式中，浅沟渠隔离结构130的隔离材料包含二氧化硅、氮化硅、氮氧化硅、或其类似物。

栅极介电层150设于凸状结构120的通道部124与基部122、以及浅沟渠隔离结构130上方。栅极介电层150覆盖通道部124的侧壁与上表面、基部122的上表面、以及浅沟渠隔离结构130的上表面。在一些实施方式中，栅极介电层150可包含高介电常数介电材料。举例而言，可利用二氧化铪(HfO₂)、二氧化锆(ZrO₂)、二氧化钛(TiO₂)、或其类似物来做为栅极介电层150的材料。

栅极结构160设于栅极介电层150的上方。在一些实施方式中，栅极结构160包含功函数金属层与额外的导电层，例如铝、钨、其他适合材料、或其组合。n型通道金属氧化物半导体场效晶体管(NMOSFET)的功函数金属层可包含钽、钛铝、氮化钛铝、其他适合材料、或其组合。p型通道金属氧化物半导体场效晶体管(PMOSFET)的功函数金属层可包含氮化钛、氮化钽、其他适合材料、或其组合。

可利用任何适合的方法来图案化环绕式栅极(gate all around，GAA)晶体管结构。举例而言，这些结构可利用一或多个微影制程，包含双重图案化或多重图案化制程，来图案化。一般而言，双重图案化或多重图案化制程结合微影与自对准制程，使图案可被创造成具有例如间距小于利用单一直接微影制程所能得到的图案的间距。举例而言，在一实施方式中，牺牲层形成于基材上方且利用微影制程予以图案化。利用自对准制程形成靠拢经图案化的牺牲层的间隙壁。接下来，移除牺牲层，然后剩下的间隙壁可用来图案化环绕式栅极结构。

图2是绘示依照本揭露的一些实施方式的一种半导体元件的剖面示意图。在一些实施方式中，半导体元件200包含纳米线结构。半导体元件200可包含半导体基材210、数个凸状结构220、数个浅沟渠隔离结构230、数个栅极介电层250、以及至少一栅极结构260。半导体基材210可包含单晶半导体材料或化合物半导体材料。举例而言，半导体基材210可包含硅、锗、锡化硅锗、三五族化合物、硅锗(Si_xGe_1-x)，其中1>x>0、或其类似物。在一些示范实施方式中，半导体基材210包含硅。

如图2所示，凸状结构220设于半导体基材210的上方，且凸出于半导体基材210的表面210a。有多个沟渠240，每个沟渠240位于对应的相邻二凸状结构220之间，以将凸状结构220彼此分开。每个凸状结构220包含基部222与通道部224。基部222设于半导体基材210的表面210a的上方。在一些实施方式中，利用蚀刻半导体基材210的方式形成基部222，因此基部222从半导体基材210的表面210a凸出，凸状结构220的基部222与半导体基材210是由相同材料所制成。举例而言，基部222可包含硅、锗、锡化硅锗、三五族化合物、硅锗(Si_xGe_1-x，其中1>x>0)、或其类似物。每个基部222具有一个中央部分222c以及二个边缘部分222e，其中边缘部分222e位于中央部分222c的相对侧。每个基部222具有宽度W1与长度L1。在一些示范实施方式中，每个基部222的宽度W1的范围为约2nm至约30nm，且每个基部222的长度L1的范围为约5nm至约200nm。

在每个凸状结构220中，通道部224设于基部222的中央部分222c的上方，且可与基部222分隔开。每个通道部224具有宽度W2，其中每个基部222的宽度W1大于每个通道部224的宽度W2。每个基部222的宽度W1与每个通道部224的宽度W2之间的差距的范围从约0.2nm至约20nm。每个通道部224的宽度W2的范围可从约2nm至约30nm。在一些实施方式中，通道部224、基部222、及半导体基材210是由相同材料所制成。在一些其他实施方式中，通道部224的材料不同于基部222的材料及/或半导体基材210的材料。举例而言，通道部224与基部222可包含硅、锗、锡化硅锗、三五族化合物、硅锗(Si_xGe_1-x，其中1>x>0)、或其类似物。

如图2所示，浅沟渠隔离结构230设于凸状结构220的基部222之间的半导体基材210的表面210a上方。以隔离材料填充沟渠240，而形成浅沟渠隔离结构230。浅沟渠隔离结构230分别位于凸状结构220的相邻对的基部222之间。浅沟渠隔离结构230的隔离材料可包含二氧化硅、氮化硅、氮氧化硅、或其类似物。

栅极介电层250对应包裹住通道部224。在一些实施方式中，一个栅极介电层250与基部222的上表面接触。在一些实施方式中，栅极介电层250可包含高介电常数介电材料。举例而言，栅极介电层250可包含二氧化铪、二氧化锆、二氧化钛、或其类似物。

栅极结构260包裹住栅极介电层250，且位于基部222的上表面与浅沟渠隔离结构230的上表面的上方。部分的栅极结构260介于通道部224与基部222之间。栅极结构260的材料类似于图1的栅极结构160的材料，故于此不再重复。

图3是绘示依照本揭露的一些实施方式的一种半导体元件的剖面示意图。在一些实施方式中，半导体元件300为鳍式场效晶体管元件。半导体元件300可包含半导体基材310、数个凸状结构320与330、数个浅沟渠隔离结构340、至少一栅极介电层370、以及第一栅极结构380与第二栅极结构385。半导体基材310可包含单晶半导体材料或化合物半导体材料。举例而言，半导体基材310可包含硅、锗、锡化硅锗、三五族化合物、硅锗(Si_xGe_1-x，其中1>x>0)、或其类似物。在一些实施方式中，半导体基材310包含硅。

如图3所示，凸状结构320与330设于半导体基材310的上方，且从半导体基材310的表面310a凸出。凸状结构320与330可为鳍式场效晶体管元件的鳍。在一些实施方式中，凸状结构320与330分成第一群350与第二群352，其中凸状结构320属于第一群350，凸状结构330属于第二群352。第一群350中的凸状结构320可彼此邻近，且第二群352中的凸状结构330可彼此邻近。有多个沟渠360，每个沟渠360位于对应的相邻二凸状结构320与330之间，以将凸状结构320与330彼此分开。在一些实施方式中，利用蚀刻半导体基材310的方式形成凸状结构320，因此凸状结构320从半导体基材310的表面310a凸出。每个凸状结构320包含基部322与通道部324。基部322设于半导体基材310的表面310a的上方。每个基部322具有一个中央部分322c以及二个边缘部分322e，其中边缘部分322e位于中央部分322c的相对侧。每个基部322具有宽度W1与长度L1。举例而言，每个基部322的宽度W1的范围从约2nm至约30nm，且每个基部322的长度L1的范围从约5nm至约200nm。

在每个凸状结构320中，通道部324设于基部322的中央部分322c的上方。通道部324与第二栅极结构385接合。每个通道部324可具有实质平直的外形324p。每个凸状结构320在通道部324与基部322之间具有不连续的部分。每个通道部324具有宽度W2与长度L2，其中每个基部322的宽度W1大于每个通道部324的宽度W2。每个基部322的宽度W1与每个通道部324的宽度W2之间的差距的范围从约0.2nm至约20nm。每个通道部324的宽度W2的范围可从约2nm至约30nm，且每个通道部324的长度L2的范围可从约5nm至约200nm。在一些实施方式中，利用蚀刻半导体基材310的方式形成凸状结构320，因此半导体基材310与凸状结构320的基部322及通道部324是由相同材料所制成。举例而言，凸状结构320的基部322及通道部324可包含硅、锗、锡化硅锗、三五族化合物、硅锗(Si_xGe_1-x，其中1>x>0)、或其类似物。

每个凸状结构330包含基部332与通道部334。基部332设于半导体基材310的表面310a的上方。在一些实施方式中，利用蚀刻半导体基材310的方式形成基部332，因此基部332从半导体基材310的表面310a凸出，且凸状结构330的基部332与半导体基材310是由相同材料所制成。举例而言，基部332可包含硅、锗、锡化硅锗、三五族化合物、硅锗(Si_xGe_1-x，其中1>x>0)、或其类似物。每个基部332具有一个中央部分332c以及二个边缘部分332e，其中边缘部分332e位于中央部分332c的相对侧。每个基部332具有宽度W3与长度L3。在一些示范实施方式中，每个基部332的宽度W3的范围从约2nm至约30nm，且每个基部332的长度L3的范围从约5nm至约200nm。

在每个凸状结构330中，通道部334设于基部332的中央部分332c的上方。通道部334与第一栅极结构380接合。每个通道部334可具有实质平直的外形334p。每个凸状结构330在通道部334与基部332之间具有不连续的部分。每个通道部334具有宽度W4与长度L4，其中每个基部332的宽度W3大于每个通道部334的宽度W4。每个基部332的宽度W3与每个通道部334的宽度W4之间的差距的范围为从约0.2nm至约20nm。每个通道部334的宽度W4的范围可为从约2nm至约30nm，且每个通道部334的长度L4的范围可为从约5nm至约200nm。在一些实施方式中，通道部334与基部332包含不同材料。在一些示范实施方式中，凸状结构320的通道部324及基部322与凸状结构330的基部332是由第一材料所制成，凸状结构330的通道部334包含不同于第一材料的第二材料。举例而言，第一材料与第二材料可包含硅、锗、锡化硅锗、三五族化合物、硅锗(Si_xGe_1-x，其中1>x>0)、或其类似物。

请继续参照图3，浅沟渠隔离结构340设于凸状结构320与330之间的半导体基材310的表面310a上方。以隔离材料填充沟渠360，而形成浅沟渠隔离结构340。浅沟渠隔离结构340分别位于凸状结构320的基部322与凸状结构330的基部332的相邻对之间。浅沟渠隔离结构340可包含二氧化硅、氮化硅、氮氧化硅、或其类似物。

栅极介电层370设于通道部324与334、基部322与332、以及浅沟渠隔离结构340上方。栅极介电层370覆盖通道部324与334的侧壁与上表面、基部322与332的上表面、以及浅沟渠隔离结构340的上表面。在一些实施方式中，栅极介电层370可包含高介电常数介电材料。举例而言，栅极介电层370可包含二氧化铪、二氧化锆、二氧化钛、或其类似物。在一些其他实施方式中，具有不同材料的二栅极介电层可分别设于通道部324与通道部334上方。

第一栅极结构380与第二栅极结构385分别设于通道部334与通道部324上方。每个第一栅极结构380与第二栅极结构385可包含功函数金属层与额外的导电层，例如铝、钨、其他适合材料、或其组合。n型通道金属氧化物半导体场效晶体管的功函数金属层可包含钽、钛铝、氮化钛铝、其他适合材料、或其组合。p型通道金属氧化物半导体场效晶体管的功函数金属层可包含氮化钛、氮化钽、其他适合材料、或其组合。在一些实施方式中，第一栅极结构380包含p型功函数金属层，且第二栅极结构385包含n型功函数金属层。即，第一栅极结构380配置以制作p型通道金属氧化物半导体场效晶体管，而第二栅极结构385配置以制作n型通道金属氧化物半导体场效晶体管。

图4A至图4I是绘示依照本揭露的一些实施方式的一种半导体元件的制造方法的各个中间阶段的剖面示意图。如图4A所示，提供半导体基材400。半导体基材400可包含单晶半导体材料、化合物半导体材料、或其类似物。举例而言，半导体基材400可包含硅、锗、锡化硅锗、三五族化合物、硅锗(Si_xGe_1-x，其中1>x>0)、或其类似物。

在一些实施方式中，形成图案化的硬罩幕410于半导体基材400的上方。图案化的硬罩幕410用以定义半导体基材400。图案化的硬罩幕410与半导体基材400包含不同材料，且图案化的硬罩幕410对半导体基材400具有蚀刻选择比。举例而言，图案化的硬罩幕410可包含氧化铝(Al₂O₃)、氮碳化硅(SiCN)、氮化硅(SiN_x，其中x>0)、或其类似物。

请继续参照图4A，在一些实施方式中，形成图案化的缓冲层412于半导体基材400上。在这些实施方式中，图案化的硬罩幕410形成于图案化的缓冲层412上方，因此图案化的缓冲层412夹设在图案化的硬罩幕410与半导体基材400之间，以增加图案化的硬罩幕410与半导体基材400之间的附着力。在一些实施方式中，形成图案化的保护层414于图案化的硬罩幕410上方，以保护图案化的硬罩幕410。图案化的保护层414与图案化的硬罩幕410包含不同材料。举例而言，图案化的保护层414可包含氧化铝(Al₂O₃)、氮碳化硅、氮化硅(SiN_x，其中x>0)、或其类似物。

在一些示范实施方式中，利用例如热氧化、化学气相沉积(CVD)、或其类似方法，毯覆地形成缓冲层于半导体基材400的上方。利用例如化学气相沉积、物理气相沉积(PVD)、或其类似方法，形成硬罩幕于缓冲层的上方。利用例如化学气相沉积、物理气相沉积、或其类似方法，形成保护层于硬罩幕的上方。接下来，利用例如微影与蚀刻操作进行图案化制程，以移除部分的保护层、硬罩幕、以及缓冲层，借以形成图案化的缓冲层412、图案化的硬罩幕410、以及图案化的保护层414依序堆叠在半导体基材400的上方。此蚀刻操作可为任何可接受的蚀刻操作，例如反应性离子蚀刻(RIE)操作、中性束蚀刻(neutral beam etching，NBE)操作、其类似操作、或其组合。在一些实施方式中，此蚀刻操作可为非等向性。在一些示范实施方式中，图案化的硬罩幕410比图案化的缓冲层412与图案化的保护层414厚。

如图4B所示，对半导体基材400进行第一蚀刻操作420。第一蚀刻操作420移除部分的半导体基材400，而在半导体基材400中形成数个第一沟渠430，借以定义出数个通道部440。第一蚀刻操作420可为任何可接受的蚀刻操作，例如反应性离子蚀刻操作、中性束蚀刻操作、其类似操作、或其组合。在一些实施方式中，第一蚀刻操作420可为非等向性蚀刻操作。

如图4C所示，共形形成硬罩幕层450于图案化的保护层414、图案化的硬罩幕410、图案化的缓冲层412、以及半导体基材400的上方，因此硬罩幕层450位于每个第一沟渠430的底部上方。硬罩幕层450形成在通道部440的侧壁上，以保护通道部440的侧壁，使其不被后续第二蚀刻操作422(参见图4D)所蚀刻。在一些实施方式中，可利用原子层沉积(ALD)来形成硬罩幕层450。在一些替代实施方式中，亦可利用电浆增强化学气相沉积(PECVD)、远距电浆增强化学气相沉积(RPCVD)、或其类似方法来形成硬罩幕层450。可将形成硬罩幕层450的制程温度控制在实质从0℃至500℃的范围。可利用非临场(ex-situ)方式形成硬罩幕层450，即可在一反应室中形成硬罩幕层450，而此反应室不同于进行第一蚀刻操作420的反应室。在一些实施方式中，可利用临场(in-situ)方式形成硬罩幕层450，即可在相同反应室中进行第一蚀刻操作420与形成硬罩幕层450。在一些示范实施方式中，硬罩幕层450的厚度t1的范围可为从约0.1nm至约10nm。若硬罩幕层450的厚度t1小于约0.1nm，硬罩幕层450可能会太薄，而无法保护通道部440的侧壁不受蚀刻。若硬罩幕层450的厚度t1大于约10nm，硬罩幕层450可能会将第一沟渠430封闭。

在一些示范实施方式中，硬罩幕层450对图案化的硬罩幕410具有蚀刻选择比。硬罩幕层450在后续第二蚀刻操作422(参见图4D)期间的蚀刻速率比图案化的硬罩幕410在后续第二蚀刻操作422(参见图4D)期间的蚀刻速率低。举例而言，硬罩幕层450可包含二氧化硅、金属氧化物、或其类似物。

如图4D所示，对硬罩幕层450与第一沟渠430的底部进行第二蚀刻操作422，以移除部分的硬罩幕层450与部分的半导体基材400，借以分别将第一沟渠430加深而形成为数个第二沟渠432。在第二蚀刻操作422中，于蚀刻半导体基材400前，先蚀刻第一沟渠430的底部上方的硬罩幕层450。于第二蚀刻操作422进行后，将半导体基材400形成以具有数个基部442，其中第二沟渠432将这些基部442彼此分开。由于半导体基材400被蚀刻，因此每个基部442的上表面与硬罩幕层450的底面接触。

每个基部442具有一个中央部分442c以及二个边缘部分442e，其中边缘部分442e位于中央部分442c的相对侧。通道部440分别设于基部442的中央部分442c的上方，以对应形成凸状结构444。硬罩幕层450的剩余部分分别位于基部442的边缘部分442e的上方。因此，在每个凸状结构444中，基部442的宽度W1大于通道部440的宽度W2，且基部442的宽度W1与通道部440的宽度W2之间的差距实质为硬罩幕层450的厚度t1的2倍。即，基部442的宽度W1与通道部440的宽度W2之间的差距为从约0.2nm至约20nm。

举例而言，每个基部442的宽度W1的范围可为从约2nm至约30nm，且每个通道部440的宽度W2的范围可为从约2nm至约30nm。每个基部442具有长度L1，且每个通道部440具有长度L2。举例而言，每个基部442的长度L1的范围可为从约5nm至约200nm，每个通道部440的长度L2的范围可为从约5nm至约200nm。在一些实施方式中，凸状结构444是利用蚀刻半导体基材400而形成，因此凸状结构444从半导体基材400的表面400a凸出。在一些示范实施方式中，半导体基材400为单层结构，因此半导体基材400与凸状结构444的通道部440及基部442是由相同材料所制成。

图案化的保护层414可在第二蚀刻操作422期间被移除(参见图4C)，因此可暴露出图案化的硬罩幕410的顶端。在一些特定实施方式中，部分的图案化的硬罩幕410可在第二蚀刻操作422期间被移除。硬罩幕层450的剩余部分分别覆盖每个通道部440的侧壁、以及对应于每个通道部440的图案化的硬罩幕410与图案化的缓冲层412的侧壁。

第二蚀刻操作422可为任何可接受的蚀刻操作，例如反应性离子蚀刻操作、中性束蚀刻操作、其类似操作、或其组合。在一些实施方式中，第二蚀刻操作422可为非等向性蚀刻操作。可利用非临场方式进行第二蚀刻操作422，即可在一反应室中进行第二蚀刻操作422，而此反应室不同于形成硬罩幕层450的反应室。可利用临场方式进行第二蚀刻操作422，即可在相同反应室中进行第二蚀刻操作422与形成硬罩幕层450。

在一些实施方式中，硬罩幕层450在第二蚀刻操作422期间的蚀刻速率比图案化的硬罩幕410在第二蚀刻操作422期间的蚀刻速率低。由于硬罩幕层450比图案化的硬罩幕410更难被第二蚀刻操作422所蚀刻，因此通道部440的侧壁在第二蚀刻操作期间422可受到硬罩幕层450良好的保护，如此每个通道部440的外形440p可保持完整无缺，借此使每个通道部440形成具有实质平直的外形440p。此外，亦可在毋需担心损伤通道部440的侧壁的情况下提升第二蚀刻操作422的速率，因此可缩短第二蚀刻操作422的操作时间。

在一些实施方式中，如图4E所示，移除硬罩幕450的剩余部分，以暴露出通道部440、以及对应于每个通道部440的图案化的硬罩幕410与图案化的缓冲层412的侧壁。可利用例如干蚀刻技术或湿蚀刻技术来移除硬罩幕450的剩余部分。

于形成凸状结构444后，形成浅沟渠隔离结构460于第二沟渠432中且覆盖基部442的侧壁(参见图4H)。在一些实施方式中，请参照图4F至图4H，于形成浅沟渠隔离结构460时，利用例如化学气相沉积、电浆增强化学气相沉积、或其类似方法，形成隔离材料层462于半导体基材400、凸状结构444、图案化的硬罩幕410、以及图案化的缓冲层412上。如图4F所示，以隔离材料层462填充第二沟渠432。隔离材料层462包含介电材料，例如二氧化硅、氮化硅、氮氧化硅、或其类似物。在一些示范实施方式中，可对隔离材料层462回火。

如图4G所示，可对隔离材料层462进行平坦化制程，以移除隔离材料层462的一部分、图案化的硬罩幕410、以及图案化的缓冲层412，而暴露出通道部440的上表面440t。于平坦化制程进行后，隔离材料层462的上表面462t与通道部440的上表面440t实质位于相同高度。在一些示范实施方式中，可利用研磨方法，例如化学机械研磨(CMP)方法，来进行此平坦化制程。

如图4H所示，凹入隔离材料层462，以暴露出通道部440的侧壁，而形成浅沟渠隔离结构460。在一些实施方式中，利用例如干蚀刻来凹入隔离材料层462。

于形成浅沟渠隔离结构460后，进行各式操作以形成半导体元件。在一些实施方式中，这些操作包含形成虚设(dummy)栅极堆叠于通道部440的上方、形成轻掺杂漏极(LDD)区于凸状结构444中、形成在虚设栅极堆叠旁边的栅极间隙壁、形成邻近栅极间隙壁的源极与漏极结构、形成接触蚀刻终止层(CESL)、以及形成内层介电(ILD)层。

于内层介电层形成后，移除虚设栅极堆叠。如图4I所示，形成栅极介电层470于凸状结构444的通道部440的侧壁与上表面的上方。在一些实施方式中，形成栅极介电层470包含热氧化、化学气相沉积、电浆增强化学气相沉积、低压化学气相沉积(LPCVD)、其类似方法、或其组合。在一些示范实施方式中，栅极介电层470可包含高介电常数介电材料。举例而言，栅极介电层470可包含二氧化铪、二氧化锆、二氧化钛、其类似物、或其组合。

形成栅极结构480于栅极介电层470的上方，以实质完成半导体元件490。在一些实施方式中，形成栅极结构480可包含化学气相沉积、物理气相沉积、原子层沉积、电镀、其他适合制程、及/或其组合。在一些实施方式中，栅极结构480可包含功函数金属层与额外的导电层，例如铝、钨、其他适合材料、或其组合。n型通道金属氧化物半导体场效晶体管的功函数金属层可包含钽、钛铝、氮化钛铝、其他适合材料、或其组合。p型通道金属氧化物半导体场效晶体管的功函数金属层可包含氮化钛、氮化钽、其他适合材料、或其组合。于功函数金属层与导电层形成后，接着可进行化学机械研磨制程，以平坦化半导体元件490。

图5A至图5H是绘示依照本揭露的一些实施方式的一种半导体元件的制造方法的各个中间阶段的剖面示意图。如图5A所示，提供半导体基材500。半导体基材500可包含单晶半导体材料或化合物半导体材料。举例而言，半导体基材500可包含硅、锗、锡化硅锗、三五族化合物、硅锗(Si_xGe_1-x，其中1>x>0)、或其类似物。

在一些示范实施方式中，数个第一薄膜504a与第二薄膜504b依序交错堆叠在半导体基材500上方。举例而言，第一薄膜504a与第二薄膜504b可磊晶成长于半导体基材500的上方。第一薄膜504a与第二薄膜504b包含不同材料。举例而言，第一薄膜504a可包含硅锗(SiGe_x)、锗、或其类似物，第二薄膜504b可包含硅或其类似物。在一些实施方式中，第一薄膜504a与半导体基材500包含不同材料，第二薄膜504b与半导体基材500是由相同材料所制成。在一些实施方式中，第二薄膜504b与半导体基材500亦包含不同材料。举例而言，第一薄膜504a与第二薄膜504b可包含硅、锗、锡化硅锗、三五族化合物、硅锗(Si_xGe_1-x，其中1>x>0)、或其类似物。

在一些实施方式中，形成图案化的缓冲层512、图案化的硬罩幕510、以及图案化的保护层514于第一薄膜504a与第二薄膜504b中最上面的一层上。图案化的缓冲层512、图案化的硬罩幕510、以及图案化的保护层514的制作类似于图4A的图案化的缓冲层412、图案化的硬罩幕410、以及图案化的保护层414的制作，故于此不再重复。

如图5B所示，对第一薄膜504a、第二薄膜504b、与半导体基材500进行第一蚀刻操作520。进行第一蚀刻操作520以移除部分的第一薄膜504a、第二薄膜504b、与半导体基材500，而形成数个第一沟渠530，借以定义出数个通道部540。每个通道部540包含交错堆叠在半导体基材500上方的第一薄膜504a与第二薄膜504b。此第一蚀刻操作520可以类似于图4B的第一蚀刻操作420中所述的方法来进行，故于此不再重复。

如图5C所示，共形形成硬罩幕层550于图案化的保护层514、图案化的硬罩幕510、图案化的缓冲层512、通道部540、以及半导体基材500的上方。硬罩幕层550形成在通道部540的侧壁上，以保护通道部540的侧壁，使其不被后续第二蚀刻操作522(参见图5D)所蚀刻。硬罩幕层550的结构细节与制作类似于图4C的硬罩幕层450的结构细节与制作，故于此不再重复。

如图5D所示，对硬罩幕层550与第一沟渠530的底部进行第二蚀刻操作522，以移除部分的硬罩幕层550与部分的半导体基材500，借以分别将第一沟渠530加深而形成为数个第二沟渠532。在第二蚀刻操作522中，于蚀刻半导体基材500前，先蚀刻半导体基材500的上表面上方的硬罩幕层550。此第二蚀刻操作522可以类似于图4D的第二蚀刻操作422中所述的方法来进行，于此不再重复。

在一些实施方式中，如图5E所示，移除硬罩幕550的剩余部分，以暴露出通道部540、以及对应于每个通道部540的图案化的硬罩幕510与图案化的缓冲层512的侧壁。可利用例如干蚀刻方式或湿蚀刻方式来移除硬罩幕550的剩余部分。

如图5F所示，形成浅沟渠隔离结构560于第二沟渠532中。浅沟渠隔离结构560的制作可以类似于图4F至图4H中所述的制程来进行，于此不再重复。

于形成浅沟渠隔离结构560后，进行各式操作以形成半导体元件。在一些实施方式中，这些操作包含形成虚设栅极堆叠于通道部540的上方、形成轻掺杂漏极区、形成在虚设栅极堆叠旁边的栅极间隙壁、形成邻近栅极间隙壁的源极与漏极结构、形成接触蚀刻终止层、以及形成内层介电层。

于内层介电层形成后，移除虚设栅极堆叠。请参照图5G，进行通道纳米线释放(release)操作，以释放纳米线。在一些实施方式中，半导体元件是配置以作为n型元件(例如，具有n型通道)，移除通道部540中的第一薄膜504a(包含硅锗(SiGe_x)、锗、或其类似物)，因此每个第二薄膜504b(包含硅或其类似物)被释放而形成纳米线。在一些实施方式中，半导体元件是配置以作为p型元件(例如，具有p型通道)，移除通道部540中的第二薄膜504b(包含硅或其类似物)，因此每个第一薄膜504a(包含硅锗(SiGe_x)、锗、或其类似物)被释放而形成纳米线。在一些示范实施方式中，利用干蚀刻技术或湿蚀刻技术移除第一薄膜504a或第二薄膜504b。

如图5H所示，形成多个栅极介电层570，以分别包裹住第二薄膜504b。在一些实施方式中，形成栅极介电层570包含热氧化、化学气相沉积、电浆增强化学气相沉积、低压化学气相沉积、其类似方法、或其组合。在一些示范实施方式中，栅极介电层570可包含高介电常数介电材料。举例而言，栅极介电层570可包含二氧化铪、二氧化锆、二氧化钛、其类似物、或其组合。

请继续参照图5H，形成栅极结构580以包裹栅极介电层570，以实质完成半导体元件590。栅极结构580的结构细节与制作类似于图4I的栅极结构480的结构细节与制作，故于此不再重复。

图6A至图6G是绘示依照本揭露的一些实施方式的一种半导体元件的制造方法的各个中间阶段的剖面示意图。如图6A所示，提供半导体基材600。在一些实施方式中，半导体基材600包含第一区602与第二区604。第一区602可毗邻第二区604，或者可与第二区604分开一定距离。在一些示范实施方式中，在第一区602中的半导体基材600的第一部分602a为单层结构。半导体基材600可包含单晶半导体材料或化合物半导体材料。举例而言，半导体基材600可包含硅、锗、锡化硅锗、三五族化合物、硅锗(Si_xGe_1-x，其中1>x>0)、或其类似物。

在一些实施方式中，蚀刻在第二区604中的半导体基材600的第二部分604a，且磊晶成长磊晶结构604b于半导体基材600的被蚀刻的第二部分604a上方。磊晶结构604b与半导体基材600包含不同材料。举例而言，半导体基材600可包含硅，而磊晶结构604b可包含硅锗(SiGe_x)或锗。在一些实施方式中，形成图案化的缓冲层612、图案化的硬罩幕610、以及图案化的保护层614于半导体基材600的第一部分602a与磊晶结构604b上方。图案化的缓冲层612、图案化的硬罩幕610、以及图案化的保护层614的制作类似于图4A的图案化的缓冲层412、图案化的硬罩幕410、以及图案化的保护层414的制作，故于此不再重复。

如图6B所示，对半导体基材600与磊晶结构604b进行第一蚀刻操作620。进行第一蚀刻操作620以移除半导体基材600的第一部分602a与磊晶结构604b的一部分，而形成数个第一沟渠630，借以定义出数个通道部640与650。此第一蚀刻操作620可以类似于图4B的第一蚀刻操作420中所述的方法来进行，于此不再重复。

如图6C所示，共形形成硬罩幕层660于图案化的保护层614、图案化的硬罩幕610、图案化的缓冲层612、通道部640与650、以及半导体基材600的上方。在一些实施方式中，硬罩幕层660形成在通道部640与650的侧壁上，以保护通道部640与650的侧壁，使其不被后续第二蚀刻操作622(参见图6D)所蚀刻。硬罩幕层660的结构细节与制作类似于图4C的硬罩幕层450的结构细节与制作，故于此不再重复。

如图6D所示，对硬罩幕层660与第一沟渠630的底部进行第二蚀刻操作622，以移除部分的硬罩幕层660与部分的半导体基材600，借以分别将第一沟渠630加深而形成为数个第二沟渠632。此第二蚀刻操作622可以类似于图4D的第二蚀刻操作422中所述的方法来进行，于此不再重复。

在一些实施方式中，如图6E所示，移除硬罩幕660的剩余部分，以暴露出通道部640与650、以及对应于每个通道部640与650的图案化的硬罩幕610与图案化的缓冲层612的侧壁。可利用例如干蚀刻方式或湿蚀刻方式来移除硬罩幕660的剩余部分。

如图6F所示，形成浅沟渠隔离结构670于第二沟渠632中。浅沟渠隔离结构670的制作可以类似于图4F至图4H中所述的制程来进行，于此不再重复。

于形成浅沟渠隔离结构670后，进行各式操作以形成半导体元件。在一些实施方式中，这些操作包含形成虚设栅极堆叠于通道部640与650的上方、形成轻掺杂漏极区、形成在虚设栅极堆叠旁边的栅极间隙壁、形成邻近栅极间隙壁的源极与漏极结构、形成接触蚀刻终止层、以及形成内层介电层。

于内层介电层形成后，移除虚设栅极堆叠。如图6G所示，形成栅极介电层680于通道部640与650的侧壁与上表面的上方。栅极介电层680的结构细节与制作类似于图4I的栅极介电层470的结构细节与制作，故于此不再重复。

分别形成第一栅极结构684与第二栅极结构686于通道部650与通道部640上方。可利用化学气相沉积、物理气相沉积、原子层沉积、电镀、其他适合制程、或其组合形成第一栅极结构684与第二栅极结构686。每个第一栅极结构684与第二栅极结构686可包含功函数金属层与额外的导电层，例如铝、钨、其他适合材料、或其组合。n型通道金属氧化物半导体场效晶体管的功函数金属层可包含钽、钛铝、氮化钛铝、其他适合材料、或其组合。p型通道金属氧化物半导体场效晶体管的功函数金属层可包含氮化钛、氮化钽、其他适合材料、或其组合。在一些实施方式中，第一栅极结构684包含p型功函数金属层，且第二栅极结构686包含n型功函数金属层。即，第一栅极结构684配置以制作p型通道金属氧化物半导体场效晶体管，而第二栅极结构686配置以制作n型通道金属氧化物半导体场效晶体管。在制作第一栅极结构684与第二栅极结构686期间，可实施N/P图案化，以将一类型的元件与另一类型的元件分开，反的亦然。接着，可进行化学机械研磨制程来平坦化半导体元件690。

图7是绘示依照本揭露的一些实施方式的一种半导体元件的制造方法的流程图。此方法始于操作700，其提供半导体基材。此方法继续操作710，其形成图案化的硬罩幕于半导体基材的上方。此方法继续操作720，其对半导体基材进行第一蚀刻操作，以在半导体基材中形成数个第一沟渠，借以定义出数个通道部。随后，进行操作730。共形形成硬罩幕层于通道部的上方。此方法继续操作740，其进行第二蚀刻操作，以形成数个基部。此方法继续操作750，其形成浅沟渠隔离结构围绕基部。此方法继续操作760，其形成栅极介电层于通道部的上方。随后，进行操作770。形成栅极结构于栅极介电层的上方。

图8是绘示依照本揭露的一些实施方式的一种半导体元件的制造方法的流程图。此方法始于操作800，其提供半导体基材。此方法继续操作810，其中数个第一薄膜与第二薄膜依序交错堆叠在半导体基材的上方。此方法继续操作820，其形成图案化的硬罩幕于第一薄膜与第二薄膜中最上面的一层上。此方法继续操作830，其对第一薄膜、第二薄膜、与半导体基材进行第一蚀刻操作，以形成数个第一沟渠，借以定义出数个通道部。随后，进行操作840。共形形成硬罩幕层于通道部的上方。此方法继续操作850，其进行第二蚀刻操作，以形成数个基部。此方法继续操作860，其形成浅沟渠隔离结构围绕基部。此方法继续操作870，其进行通道纳米线释放操作，以释放纳米线。此方法继续操作880，其形成栅极介电层以分别包裹住纳米线。随后，进行操作890。形成栅极结构于栅极介电层上方。

图9是绘示依照本揭露的一些实施方式的一种半导体元件的制造方法的流程图。此方法始于操作900，其提供包含第一区与第二区的半导体基材。此方法继续操作910，其形成图案化的硬罩幕于半导体基材的第一区与第二区上方。此方法继续操作920，其对半导体基材的第一区与第二区进行第一蚀刻操作，以形成数个第一沟渠，借以定义出数个通道部。随后，进行操作930。共形形成硬罩幕层于通道部的上方。此方法继续操作940，其进行第二蚀刻操作，以形成数个基部。此方法继续操作950，其形成浅沟渠隔离结构围绕基部。此方法继续操作960，其形成栅极介电层于通道部的上方。随后，进行操作970。形成栅极结构于栅极介电层的上方，其中栅极结构分别位于半导体基材的第一区与第二区的上方。

硬罩幕层可在第二蚀刻操作期间保护通道部的侧壁免于受到蚀刻，因此每个通道部的外形可保持完整无缺，借以使每个通道部形成具有实质平直的外形。此外，亦可在毋需担心损伤通道部的侧壁的情况下提升第二蚀刻操作的速率，因此可缩短第二蚀刻操作的操作时间。

依据一实施方式中，本揭露揭示一种方法。在此方法中，蚀刻半导体基材以形成沟渠，借此沟渠定义出通道部。沉积硬罩幕层于通道部的侧壁上。非等向性地蚀刻半导体基材，以加深沟渠，借此加深的沟渠进一步定义出位于通道部与硬罩幕层下方的基部。将硬罩幕层从通道部的侧壁移除。以隔离材料填充加深的沟渠。凹入隔离材料以形成隔离结构，其中通道部凸出于隔离结构。

依据一些实施方式，进行沉积硬罩幕层，借此硬罩幕层沉积在沟渠的底部上方。

依据一些实施方式，于非等向性蚀刻半导体基材前，此方法更包含蚀刻位于沟渠的底部上方的硬罩幕层。

依据一些实施方式，进行非等向性蚀刻半导体基材，借此基部的上表面与硬罩幕层的底面接触。

依据一些实施方式，此方法更包含沉积硬罩幕于半导体基材的上方，以及蚀刻硬罩幕以在半导体基材上方形成图案化的硬罩幕。其中，进行沉积硬罩幕层，借此硬罩幕层沉积于图案化的硬罩幕的上方。

依据一些实施方式，进行沉积硬罩幕层，借此硬罩幕层的厚度的范围从约0.1nm至约10nm。

依据另一实施方式，本揭露揭示一种方法。在此方法中，磊晶成长第一薄膜于半导体基材上方以及第二薄膜于第一薄膜上方。蚀刻第一薄膜与第二薄膜，以形成通道部，其中通道部具有经蚀刻的第一薄膜与经蚀刻的第二薄膜。沉积硬罩幕层于通道部的侧壁上。非等向性蚀刻半导体基材，以形成位于通道部与硬罩幕层下方的基部。将硬罩幕层从通道部的侧壁移除。形成隔离结构围绕基部。将经蚀刻的第一薄膜从通道部移除。

依据一些实施方式，进行非等向性蚀刻半导体基材，借此基部的上表面与硬罩幕层的底面接触。

依据一些实施方式，基部的宽度与通道部的宽度之间的差异的范围从约0.2nm至约20nm。

依据一些实施方式，此方法更包含沉积硬罩幕于第二薄膜的上方，以及蚀刻硬罩幕以在第二薄膜上方形成图案化的硬罩幕。其中，进行沉积硬罩幕层，借此硬罩幕层沉积于图案化的硬罩幕的上方。

依据一些实施方式，进行沉积硬罩幕层，借此硬罩幕层沉积在半导体基材的上表面上方。

依据一些实施方式，于非等向性蚀刻半导体基材前，此方法更包含蚀刻位于半导体基才的上表面上方的硬罩幕层。

依据又一实施方式中，本揭露揭示一种元件。此元件包含半导体基材、隔离结构、栅极介电层、以及栅极结构。半导体基材具有凸状结构，其中凸状结构具有基部与位于基部上方的通道部，基部的宽度大于通道部的宽度，且基部的宽度与通道部的宽度之间的差异的范围从约0.2nm至约20nm。隔离结构围绕凸状结构的基部，其中凸状结构的通道部凸出于隔离结构的上表面。栅极介电层位于凸状结构的通道部上方。栅极结构位于栅极介电层的上方。

依据一些实施方式，凸状结构具有阶梯状侧壁。

依据一些实施方式，凸状结构的通道部与基部包含不同材料。

依据一些实施方式，凸状结构的通道部与凸状结构的基部分隔开。

依据一些实施方式，栅极介电层包裹住凸状结构的通道部。

依据一些实施方式，栅极结构的一部分介于通道部与基部之间。

依据一些实施方式，栅极介电层与基部的上表面接触。

依据一些实施方式，凸状结构的通道部与基部是由相同材料所制成。

上述概述了数个实施方式的特征，因此熟悉此技艺者可更了解本揭露的态样。熟悉此技艺者应了解到，其可轻易地利用本揭露做为基础，来设计或润饰其他制程与结构，以实现与在此所介绍的实施方式相同的目的及/或达到相同的优点。熟悉此技艺者也应了解到，这类对等架构并未脱离本揭露的精神和范围，且熟悉此技艺者可在不脱离本揭露的精神和范围下，在此进行各种的更动、取代与修改。