阅读说明：本技术 具有第iva族离子注入的mosfet的结构与制造方法 (MOSFET structure with group IVA ion implantation and manufacturing method thereof ) 是由 黄智方 江政毅 王胜弘 洪嘉庆 于 2019-07-25 设计创作，主要内容包括：本发明揭露一种具有第IVA族离子注入的MOSFET的结构与制造方法,第IVA族离子注入层设置于基极之中,且第IVA族离子注入层接近于该栅极氧化层与该基极的交界面；其中,第IVA族离子注入层用来改变结构的一通道的性质。本发明提出的第IVA族离子注入的金属氧化物半导体场效应晶体管的结构与制造方法可用来改善栅极氧化层品质,提升场效电子迁移率。(The invention discloses a MOSFET structure with IVA ion implantation and a manufacturing method thereof.A group IVA ion implantation layer is arranged in a base electrode and is close to the interface of a grid oxide layer and the base electrode; wherein the group IVA ion implanted layer is used to modify a property of a channel of the structure. The structure and the manufacturing method of the metal oxide semiconductor field effect transistor implanted by the IVA group ions can be used for improving the quality of a grid oxide layer and enhancing the mobility of field effect electrons.)

具有第IVA族离子注入的MOSFET的结构与制造方法

技术领域

本发明是关于一种具有第IVA族离子注入的金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的结构与制造方法，尤指一种栅极氧化层进行氧化前利用第IVA族离子注入(implant)改善4H-SiC氧化的结构与制造方法。

背景技术

在先前技术中，碳化硅金属氧化物半导体场效应晶体管的场效电子迁移率过低(5～10cm²/V·s)一直是碳化硅器件最大的缺点，近年来已经发展出使用氧化后一氧化氮热退火可以让电子迁移率有效提升至约30cm²/V·s。

澳洲格里菲斯大学的Hui-feng Li于1997年提出在6H-SiC金属氧化物半导体电容(MOSC)在氧化工艺后经过一氧化氮(NO)与氧化亚氮(N₂O)环境下的快速加热工艺(Rapidthermal process,RTP)，实验发现经过NO RTP工艺的MOSC测量到的交界面缺陷密度(Interface trap density,D_it)比一般工艺测量到的结果还低。

2001年，奥本大学G.Y.Chung.et.al把这个技术利用在4H-SiC水平型MOSFET，氧化后经过1175℃,1atm,2hr,NO热退火，成功将通道(Channel)电子迁移率从5cm²/V·s提高到37cm²/V·s。原因是其中氮原子会进入SiC/SiO₂接口与Si形成键结，移除Si与C键结，C与C之间的键结也变少。

2010年，奈良先端科学技术大学院大学Dai Okamoto发表新的热退火技术，改由三氯氧磷(POCl₃)、氮气(N₂)与氧气(O₂)的混合气体，在1000℃环境下持续10min，这项研究成功将通道电子迁移率提升至89cm²/V·s，不过也连带造成副作用就是阈值电压(ThresholdVoltage，V_TH)急剧变小。

发明内容

本发明提出第IVA族离子注入的金属氧化物半导体场效应晶体管的结构与制造方法来改善栅极氧化层品质，提升场效电子迁移率。

本发明不同于已知技术提升电子迁移率，而是栅极电极(Gate Electrode)氧化前，先在基极(Body)表面注入第IVA族离子，通过改变基极表面结构而影响栅极氧化现象，减少缺陷密度增加通道电子迁移率。

本发明提出第IVA族离子注入的金属氧化物半导体场效应晶体管的结构与制造方法，用以改变阈值电压(Threshold Voltage，V_TH)。

本发明一实施例揭露一种具有第IVA族离子注入的金属氧化物半导体场效应晶体管的结构，包含：一基极(Body)；一栅极电极，该栅极电极与该基极之间具有一栅极氧化层；以及一第IVA族离子注入层，设置于该基极之中，且该第IVA族离子注入层接近于该栅极氧化层与该基极的交界面；其中，该第IVA族离子注入层用来改变该结构的一通道(Channel)的性质。

一种具有第IVA族离子注入的金属氧化物半导体场效应晶体管的结构的制造方法，包含：一基极注入工艺：将一铝离子注入于一基极中；一源极层或一漏极层的离子注入工艺：利用一光刻工艺定义出该源极层或该漏极层的区域，将一磷离子注入于该源极层或该漏极层中；将一第IVA族离子注入于距离该源极层、或该漏极层、或该基极的表面的一预设深度，以形成一第IVA族离子注入层于接近该源极层、或该漏极层、或该基极的表面。

附图说明

以下将配合所附图式详述本发明的实施例。应注意的是，依据产业上的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小器件的尺寸，以清楚地表现出本发明的特征。

图1～3显示本发明一实施例示意图。

图4为Si离子注入浓度对深度图。

图5a～图5d为实验流程图。

图6a、6b为测量直径为200μm的电容得到的CV图形。

图6c、6d为Hi-Lo CV测量图。

图6e为Hi-Lo换算的D_it位置分布图。

图6f为电流密度-电场(J_g-ε_OX)图。

图6g为SEM测量观察标准工艺实际氧化层厚度的结果。

图6h为SEM测量观察硅离子注入工艺实际氧化层厚度的结果。

图7a到图7d为器件的I_dV_g与I_dV_d测量结果。

图8a、图8b为变温I_dV_g。

附图标记：

结构 100、200、300

基极 101、201、301

栅极电极 102、202、302

第IVA族离子注入层 103、203、303

栅极氧化层 104、204、304

源极层 105、205、305

源极电极 106、206、306

漏极层 107

漏极电极 108、207、307

漂移层 208、308

基板 209、309

具体实施方式

请参考图1，图1显示本发明一实施例具有第IVA族离子注入的金属氧化物半导体场效应晶体管的结构的示意图，结构100包含：基极101；栅极电极102；第IVA族离子注入层103；栅极氧化层104；源极层105；源极电极106；漏极层107；以及漏极电极108。

栅极电极102与基极101之间具有栅极氧化层104，且第IVA族离子注入层103设置于基极101之中，第IVA族离子注入层103接近于栅极氧化层104与基极101的交界面，如虚线所示；其中，第IVA族离子注入层103用来增加结构100的通道的电子迁移率，且第IVA族离子注入层103不设置于栅极氧化层104中。

在一实施例中，第IVA族离子可由碳(C)、硅(Si)、锗(Ge)、锡(Sn)、铅(Pb)、鈇(Fl)的离子所实现。

源极层105设置于基极101的上表面；源极电极106设置于源极层105的上表面，并接触栅极氧化层104的一侧壁，且源极电极106覆盖部分源极层105。漏极层107设置于基极101的上表面；漏极电极108设置于漏极层107的上表面，并接触栅极氧化层104的另一侧壁，且漏极电极108覆盖部分漏极层107。

栅极氧化层104覆盖部分源极层105、部分漏极层107以及部分基极101；源极层105与漏极层107为一第一型半导体材料，而基极101为一第二型半导体材料。

请注意，当结构100为NMOS晶体管时第一型半导体材料为N型半导体材料，第二型半导体材料为P型半导体材料；当结构100为PMOS晶体管时第一型半导体材料为P型半导体材料，第二型半导体材料为N型半导体材料。

在一实施例中，第IVA族离子注入层103设置于源极层105与漏极层107之中，且第IVA族离子注入层103接近于源极层105与源极电极106的交界面、以及源极层105与栅极氧化层104的交界面、漏极层107与漏极电极108的交界面、以及漏极层107与栅极氧化层104的交界面。

本结构100由改变基极101表面结构而影响氧化现象，当栅极氧化层104进行氧化反应时，以注入进去的第IVA族离子作为反应物，因不具备一氧化氮(NO)，故减少对基极101的碳化硅(以下简称SiC)键结破坏，以达到减少缺陷密度并增加通道电子迁移率。在本实施例中，第IVA族离子由硅离子所实现。

请参考图2，图2显示本发明一实施例具有第IVA族离子注入的金属氧化物半导体场效应晶体管的结构的示意图，且结构200是垂直双重扩散金属氧化物半导体场效应晶体管(Vertical DMOS)。

结构200包含：基极201、栅极电极202、第IVA族离子注入层203、栅极氧化层204、源极层205、源极电极206、漏极电极207、漂移层(Drift layer)208、以及基板(Substrate)209。

请注意，栅极电极202与基极201之间具有栅极氧化层204，且第IVA族离子注入层203设置于基极201之中，第IVA族离子注入层203接近于栅极氧化层204与基极201的交界面，如虚线所示。

源极层205设置于基极201的上表面，且部分源极层205被基极201包覆；源极电极206设置于源极层205的上表面，并接触该栅极氧化层204的一侧壁，且源极电极206覆盖部分源极层205的上表面；栅极氧化层204覆盖部分基极201的上表面与源极层205的上表面。

漂移层208设置并接触于栅极氧化层204的下表面并包覆该基极201；基板209接触并设置于漂移层208之下；以及漏极电极207设置于基板209之下。

其中，栅极氧化层204也覆盖部分源极层205、部分基极201以及部分漂移层208；源极层205、漂移层208以及基板209为一第一型半导体材料；基极201为一第二型半导体材料；在本实施例中，第一型半导体材料为N型半导体材料，第二型半导体材料为P型半导体材料。

第IVA族离子注入层203设置于源极层205与漂移层208之中，且第IVA族离子注入层203接近于源极层205与源极电极206的交界面、源极层205与栅极氧化层204的交界面、以及漂移层208与栅极氧化层204的交界面。

在一实施例中，第IVA族离子可由碳(C)、硅(Si)、锗(Ge)、锡(Sn)、铅(Pb)、鈇(Fl)的离子所实现。

请参考图3，图3显示本发明一实施例具有第IVA族离子注入的金属氧化物半导体场效应晶体管的结构的示意图，且结构300是垂直沟槽式金属氧化物半导体场效应晶体管(Vertical UMOS)。

结构300包含：基极301、栅极电极302、第IVA族离子注入层303、栅极氧化层304、源极层305、漂移层308、以及基板309；又，结构300具有金属层分别设置于结构300的一上表面与一底面，以分别形成源极电极306与漏极电极307。

基板309设置于漏极电极307上；漂移层308设置于基板309之上；基极301设置于漂移层308之上；源极层305设置于基极301之上；沟槽T延伸通过基极301与源极层305，且沟槽的底部终止于漂移层308，且栅极氧化层304设置于沟槽内，栅极电极302被栅极氧化层304所包覆。

其中，栅极氧化层304覆盖部分源极层305、部分基极301以及部分漂移层308；源极层305、漂移层308以及基板309为一第一型半导体材料；基极301为一第二型半导体材料；以及第IVA族离子注入层303设置于源极层305与漂移层308之中，且第IVA族离子注入层303接近于源极层305与源极电极306的交界面、源极层305与栅极氧化层304的交界面、以及漂移层308与栅极氧化层304的交界面。

接着针对本发明结构的制造方法进行说明(以下说明均以Si离子注入为实施例)，本发明的金属氧化物半导体场效应晶体管(MOSFET)器件采用4H-SiC碳化硅基板，浓度为1×10²⁰cm^-3并在其上成长一层P-type外延层(epi layer)，浓度与厚度分别为6×10¹⁵cm^-3和5μm，如图5a。由于SiC材料不利扩散，所以本发明的源极、漏极、基极需使用离子注入技术，以热氧化技术成长栅极氧化层，最后以热蒸发方式镀上电极以完成器件。

本发明目的是为了改变SiC表面结构，藉此观察是否造成SiC氧化差异，因为不再经过注入后退火处理，故Si离子注入必须采低能量注入，避免造成表面粗糙(Surfaceroughening)而影响器件特性。且注入进去的Si离子只留在表层。经过Silvaco模拟决定参数如表1，模拟深度约60nm，如图4为Si离子注入浓度对深度图。

表1、Si离子注入参数

本发明采用N-type 4H-SiC基板，在其上成长P-type外延层，浓度与厚度分别为6×10¹⁵cm^-3和5μm。表2为本次实验所使用的掩膜顺序，图5a～图5d为实验流程图。

表2、实验掩膜编号

掩膜	工艺
		Mask#1.	光刻键
Mask#2.	基极离子注入
		Mask#3.	源极漏极离子注入
Mask#4.	器件隔绝区
		Mask#5.	源极漏极欧姆接触
Mask#6.	基极欧姆接触
		Mask#7.	栅极金属与垫金属

工艺前须先经过一道基本清洁，目的是为了清洗表面金属离子及有机物。一般清洁第一步，浸泡硫酸(H₂SO₄)100ml与双氧水(H₂O₂)100ml催化的溶液10分钟，此工艺可以清洗表面金属微粒及有机物。第二步，浸泡氧化层刻蚀液(BOE)10分钟，此工艺可以去除原生氧化层(Natvive Oxide)。每一工艺之后都需经过3至5分钟的去离子水(DI water)冲洗避免残留，再经过氮***吹干，如图5a所示。

进行定义光刻键及光刻工艺(Alignment key&Lithography)。光刻工艺步骤一，旋涂光刻胶，先用LOR光刻胶，旋转参数3000转45秒，经过170℃、5分钟的软烤，接着使用S1813光刻胶，旋转参数为5000转30秒，经过90℃、3分钟软烤，即完成旋涂光刻胶。

步骤二，曝光机进行光刻，试片放上曝光机进行光刻，光刻完成后进行曝光显影，其参数分别为曝光19秒显影24秒，利用显微镜确认图形无误后再进行120℃5分钟的硬烤以完成光刻工艺。

使用Mask#1进行光刻工艺，完成后保留其上残余光刻胶，利用反应式离子刻蚀(RIE)，刻蚀定义出表面的SiC完成光刻键，光刻胶可保护其他地方不被RIE刻蚀破坏，结束后清洗光刻胶。

清洗光刻胶工艺如下:浸泡丙酮(ACE)10分钟、异丙醇(IPA)10分钟、PG remover溶液隔水加热至90℃后将试片浸泡10分钟。

基极区离子注入(Body Implantation)：先在试片上进行一次等离子体化学气相沉积(PECVD)沉积一层厚度约1μm的二氧化硅，可以当作非定义区的离子注入阻挡层，使用Mask#2进行光刻工艺定义出基极区，RIE刻蚀基极区上的二氧化硅，刻蚀结束后去除表面光刻胶，处理完毕之后再进行离子注入。注入方式为高温(650℃)铝(Al)离子注入，能量与浓度如表3所示。注入结束后用BOE溶液去除试片上的二氧化硅。

表3、Al离子注入参数

源极与漏极区离子注入(Source Drain Implantation)：在试片上进行一次等离子体化学气相沉积(PECVD)沉积一层厚度约1μm的二氧化硅，使用Mask#3进行光刻工艺定义出源极与漏极区，RIE刻蚀其上的二氧化硅，刻蚀去除表面光刻胶，处理完毕之后再进行离子注入。注入方式为高温(650℃)磷(P)离子注入，能量浓度如表4所示。注入结束后用BOE溶液去除试片上的二氧化硅，基极、源极、漏极离子注入完成的剖面图如图5b所示。

表4、P离子注入参数

电活化是利用超高温(1650℃)氩气环境下持续30分钟，不过在如此高温环境下SiC表面会形成熔融态导致挥发，所以在进行电活化前需要在试片上覆盖一层碳膜(Graphite Cap)避免挥发。试片上旋涂光刻胶S1813，旋涂完毕直接硬烤120℃、5分钟，放进炉管800℃氩气环境下30分钟形成碳膜。活化完成后进炉管900℃氧气环境下30分钟让表面碳膜进行氧化反应产生CO或CO₂，借此去除表面碳膜。

采取整面高温(650℃)硅离子注入，实验设计关系需把注入深度控制在表面附近所以先用Silvaco模拟，最后决定的能量浓度如表1所示，模拟结果如图2，离子注入深度落在60nm附近，如图5c所示。

为避免注入之后造成器件与器件之间的漏电，设计一道宽度为5μm的器件隔离区，并使用刻蚀方式制作。使用Mask#4进行光刻工艺定义出隔离区，利用RIE刻蚀SiC深度大约148nm，结束后去除光刻胶。

栅极氧化(Gate Oxidation)：进行氧化前试片先经过RCA清洁法(RCA clean)，此工艺可以让试片表面所有杂质、有机物、金属离子去除，让试片维持最纯净的状态下氧化。RCA clean流程如下所示:

浸泡硫酸(H₂SO₄)与双氧水(H₂O₂)的混合溶液10分钟。

浸泡BOE溶液5分钟。

浸泡氨水(NH₄OH)溶液10分钟，此工艺需隔水加热直到溶液温度达90℃。

浸泡BOE溶液1分钟。

浸泡盐酸(HCL)溶液10分钟，此工艺需隔水加热直到溶液温度达90℃。

浸泡BOE溶液1分钟。

氧化参数为干氧1150℃、6小时，如图5d所示

源极、漏极欧姆接触(Source,Drain Contact)：使用Mask#5进行光刻工艺定义源极与漏极区，RIE刻蚀其上的氧化层，选择RIE刻蚀好处是RIE为各向异刻蚀，可避免侧蚀影响通道长度。以热蒸发方式蒸发欧姆接触金属钛(Ti)、镍(Ni)，钛金属为了增加金属粘着度而镍金属除了提供欧姆接点外还可以防止在之后的高温热退火时金属与空气中的氧气产生反应。金属厚度分别为

之后再用举离(Lift-off)方式去除其他金属。

基极欧姆接触(Body Contact)：使用Mask#6进行光刻工艺定义出基极接触区再用RIE刻蚀其上氧化层。P型半导体欧姆接触困难度比较高，所使用的金属为钛、铝、镍，其中铝可以增加欧姆接点，金属分别为

之后再用举离方式去除其他金属。

快速热退火(RTA)：金属需经过高温热退火才有较好的欧姆接触特性，快速热退火参数为1000℃、3分钟，需在真空环境下进行，避免金属与空气反应而影响欧姆特性。

栅极金属与垫金属(Pad Metal)使用Mask#7进行光刻工艺定义出区域，再以热蒸发方式蒸发金属钛、铝，厚度分别为

厚度增加是为了避免测量时探针戳穿金属而影响测量结果。最后完成的水平MOSFET器件剖面图。

垂直电容测量：MOSC中电压-电容测量(Capacitance-Voltage,CV)中，利用高频率(1M Hz)测量，可以从累积层电容(C_OX)中换算出等效氧化层厚度(E_OT)，换算公式如式1。

其中ε_OX为二氧化硅介电常数，A为面积。图6a、6b为测量直径为200μm的电容得到的CV图形，换算出等效氧化层厚度分别为53nm跟50nm，其中图6a为已知技术标准工艺，图6b为本发明的硅离子注入工艺；两种工艺对于氧化层厚度并没有太多的差异，原因在于注入能量极小所以表面晶格完整，对于提升氧化速率上并没有太多帮助。

Hi-Lo CV测量如图6c、6d，其中图6c为已知技术标准工艺，图6d为本发明的硅离子注入工艺，高频测量频率为1MHz，Quasi-static CV测量步阶电压为0.1V/s，换算出D_it对能带位置的图形如图6e，由图可知距离导带0.3eV以下，经过硅离子注入工艺的试片的D_it明显低于标准工艺试片，证明经过硅离子注入工艺可以减少交界面缺陷密度。氧化层耐压测量，根据CV测量得到的等效氧化层厚度大约在50nm上下，我们将限电流设定在1μA进行耐压测量，图6f为两种工艺的电流密度-电场(J_g-ε_OX)图，最大电场到6MV/cm以上开始进入FN漏电，证明经过Si离子注入之后的氧化层强度并没有变差。最后利用SEM测量观察实际氧化层厚度，结果如图6g、图6h，其中图6g为已知技术标准工艺，图6h为本发明的硅离子注入工艺，则实际厚度分别为56nm与46nm。

顺向电流测量：本实施例测量采用通道长度为5μm的器件，包括漏极电流对栅极电压测量(I_dV_g)与漏极电流对漏极电压测量(I_dV_d)。

测量漏极电流对栅极电压时，需施加一个极小电压在漏极端(V_d＝0.1V)，使得漏极电流的公式可以简化如式2，另外从I_dV_g图形中I_d对V_g微分后得到转导增益(Transconductance,g_m)，式3，并利用最大值(g_m,MAX)时的切线方程式计算阈值电压，通过式4求得场效电子迁移率(Field-effect mobility,μ_FE)。

I_d＝μ_FE×C_OX×W/L×V_d (式2)

表5为测量结果整理，标准工艺试片平均场效电子迁移率6.38cm²/V·s，经过氧化前Si离子注入的试片平均场效电子迁移率提升至7.59cm²/V·s，大约有将近15％的增幅，且阈值电压也没有太多幅度的变动。原因在于Si经离子注入之后没有高温活化，而以杂质方式存在于SiC表面，且低能量注入并不会伤害到表面晶格完整度，进行氧化反应所需要的Si原子部分由注入进去的杂质提供而减少破坏原本SiC键结，借此减少氧化反应时产生的断键降低D_it，且Si为中性掺杂也不会对阈值电压造成太多变化。图7a到图7d为两种工艺条件下具代表性器件的I_dV_g与I_dV_d测量结果，其中图7a与7c为已知技术标准工艺，图7b与7d为本发明的硅离子注入工艺。

表5、不同工艺的平均电子迁移率与阈值电压

变温电测量：图8a、图8b为变温I_dV_g，其中图8a为已知技术标准工艺，图8b为本发明的硅离子注入工艺，随着温度提高，电流增加、电子迁移率上升且阈值电压下降。因为SiC存在高密度的接口缺陷捕捉电子，温度上升可以有效释放被捕捉的电子，使得通道电子浓度提高更容易达到通道反转，阈值电压下降电子迁移率上升，值得注意的是，经过Si离子注入之后的试片，阈值电压下降幅度比标准工艺试片还慢，更容易避免器件提早进入常开模式。详细变温数据整理表6、表7。

表6、标准工艺变温测量

表7、Si-implant变温测量

本发明在氧化工艺前以Si离子注入改变表面特性，改善氧化环境，提升SiC水平金属氧化物半导体场效应晶体管电子迁移率。

通过氧化前Si离子注入将场效电子迁移率由原本的6.38cm²/V·s提升至7.59cm²/V·s增幅约15％，平均交界面缺陷密度也从4.079×10¹²eV^-1cm^-2下降到3.764×10¹²eV^-1cm^-2，虽然没有NO热退火所带来这么大的电子迁移率增幅，不过却避免阈值电压偏移的副作用，且不影响欧姆接触等其他电性。