阅读说明：本技术 集成电路及其制造方法 (Integrated circuit and method of manufacturing the same ) 是由 刘铭棋 于 2019-07-26 设计创作，主要内容包括：一种集成电路包括绝缘体上半导体衬底,所述绝缘体上半导体衬底包括基底衬底、绝缘体层及半导体器件层。半导体器件层中的源极区与漏极区通过在半导体器件层中的沟道区间隔开。栅极电极设置在沟道区之上且具有在半导体器件层的顶表面下方延伸的底表面。侧壁间隔件结构沿着栅极电极的外侧壁延伸,且具有搁置在半导体器件层的顶表面上的底表面。栅极介电质将沟道区与栅极电极的底表面分隔开且接触侧壁间隔件结构的底表面。位于栅极电极的底表面之下的沟道区对应于半导体器件层,且具有小于40埃的厚度。(An integrated circuit includes a semiconductor-on-insulator substrate including a base substrate, an insulator layer, and a semiconductor device layer. A source region and a drain region in the semiconductor device layer are separated by a channel region in the semiconductor device layer. A gate electrode is disposed over the channel region and has a bottom surface extending below a top surface of the semiconductor device layer. The sidewall spacer structure extends along an outer sidewall of the gate electrode and has a bottom surface that rests on a top surface of the semiconductor device layer. The gate dielectric separates the channel region from a bottom surface of the gate electrode and contacts a bottom surface of the sidewall spacer structure. The channel region located below the bottom surface of the gate electrode corresponds to a semiconductor device layer and has a thickness of less than 40 angstroms.)

集成电路及其制造方法

技术领域

本发明实施例是有关于一种集成电路及其制造方法。

背景技术

半导体制造工业在过去的几十年中经历了指数增长。在半导体演进的过程中，半导体器件的最小特征大小随时间而减小，从而有助于增加连续几代集成电路(integratedcircuit，IC)上的每单位面积的半导体器件的数目。这种器件的“收缩”允许工程师将更多器件及更多对应的功能包装到较新的世代的集成电路上，且因此成为现代数字时代的一种基础驱动器。近年来有助于改善集成电路的功能的另一个进步是用金属栅极替换传统的多晶硅栅极。

发明内容

根据一些实施例，提供一种集成电路，所述的集成电路包括：绝缘体上半导体衬底，包括基底衬底、位于所述基底衬底之上的绝缘体层以及位于所述绝缘体层之上的半导体器件层；源极区及漏极区，设置在所述半导体器件层中，所述源极区及所述漏极区具有第一导电类型；以及沟道区，设置在所述半导体器件层中且将所述源极区与所述漏极区分隔开，所述沟道区具有与所述第一导电类型相反的第二导电类型，所述沟道区包括中央区、将所述源极区与所述中央区分隔开的第一***区以及将所述漏极区与所述中央区分隔开的第二***区，所述中央区具有相对于所述第一***区及所述第二***区的上表面凹陷的上表面，以使所述半导体器件层在所述沟道区的所述中央区中具有第一厚度且在所述沟道区的所述第一***区及所述第二***区中具有第二厚度，所述第一厚度小于所述第二厚度。

根据一些实施例，提供一种集成电路，所述的集成电路包括：绝缘体上半导体衬底，包括基底衬底、位于所述基底衬底之上的绝缘体层以及位于所述绝缘体层之上的半导体器件层；源极区及漏极区，设置在所述半导体器件层中且通过在所述半导体器件层中的沟道区彼此间隔开；栅极电极，设置在所述沟道区之上，所述栅极电极具有在所述半导体器件层的顶表面下方延伸的底表面；侧壁间隔件结构，沿着所述栅极电极的多个外侧壁设置，所述侧壁间隔件结构具有搁置在所述半导体器件层的所述顶表面上的底表面；以及栅极介电质，设置在所述沟道区之上且将所述沟道区与所述栅极电极的所述底表面分隔开，所述栅极介电质接触所述侧壁间隔件结构的所述底表面且延伸到所述半导体器件层的所述顶表面下方的一定深度处；其中位于所述栅极电极的所述底表面之下的所述沟道区对应于所述半导体器件层，且具有小于40埃的厚度。

根据一些实施例，提供一种制作半导体构造的方法，所述的方法包括：接纳绝缘体上半导体衬底，所述绝缘体上半导体衬底包括基底衬底、位于所述基底衬底之上的绝缘体层以及位于所述绝缘体层之上的半导体器件层；在所述半导体器件层之上形成牺牲栅极堆叠；形成侧壁间隔件结构围绕所述牺牲栅极堆叠的多个外侧壁；在所述侧壁间隔件结构的多个外边缘上在所述半导体器件层中形成多个沟槽；在所述多个沟槽中外延形成源极区及漏极区；移除所述牺牲栅极堆叠以在所述侧壁间隔件结构的多个内侧壁之间形成栅极凹部；使所述栅极凹部延伸到所述半导体器件层中，其中在延伸的所述栅极凹部之下剩余的所述半导体器件层对应于将所述源极区与所述漏极区分隔开的沟道区；在所述沟道区之上形成替换栅极介电质；以及在所述替换栅极介电质之上形成替换金属栅极电极，所述替换金属栅极电极具有在所述半导体器件层的顶表面下方延伸的底表面。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。注意到，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1A示出在全耗尽绝缘体上半导体(fully depleted semiconductor oninsulator，FDSOI)中具有凹陷沟道结构的集成电路(IC)的一些实施例的剖视图。

图1B示出在FDSOI中具有凹陷沟道结构的集成电路(IC)的一些实施例的俯视图。

图2A示出在FDSOI中具有凹陷沟道结构的集成电路的一些实施例的放大剖视图。

图2B示出在FDSOI中具有凹陷沟道结构的集成电路的一些实施例的放大剖视图。

图2C示出在FDSOI中具有凹陷沟道结构的集成电路的一些实施例的放大剖视图。

图2D示出在FDSOI中具有凹陷沟道结构的集成电路的一些实施例的放大剖视图。

图3示出一种形成在FDSOI中具有凹陷沟道结构的集成电路的方法的一些实施例的流程图。

图4到图13A至图13B示出制造在FDSOI中具有凹陷沟道结构的集成电路的一些实施例的一系列剖视图。

[符号的说明]

100：集成电路

102：FDSOI衬底

104：基底衬底

106：绝缘体层

108：半导体器件层

108t、214：顶表面

110、504：源极区

112、506：漏极区

114：沟道区

115：中央沟道区

116：栅极电极

116b：底表面

116p：***区

117a：第一***沟道区

117b：第二***沟道区

118：侧壁间隔件结构

118b：底表面

118o：外部区

119：悬垂区

120：栅极介电质

122：接触件

123：层间介电质

124：金属线

126：通孔

128：介电结构

129：内连线结构

130：接合垫

202：锐型内部下隅角

204a、204b：倾斜侧壁

206：表面

250、252：圆形轮廓

300：方法

302、304、306、308、310、312、314、316、318、320：动作

400：堆叠

402：介电层

404：电极层

502：栅极

702：沟槽

704：尖端

1102：下部栅极介电质

1104：上部栅极介电质

L：长度

t1：第一厚度

t2：第二厚度

t_B、t_I：厚度

t_D：最大厚度

W：宽度

具体实施方式

本公开提供用于实施本公开的不同特征的许多不同的实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“位于...之下(beneath)”、“位于...下方(below)”、“下部的(lower)”、“位于...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。设备可另外取向(旋转90度或处于其他取向)，且本文中所用的空间相对性用语可同样相应地进行解释。

于现今芯片上的互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)系统中的典型晶体管是形成在块状硅衬底上，这意味着晶体管形成在由单个单晶硅层组成的衬底上。本公开的各个方面在于以下认识：与块状硅衬底相比，全耗尽绝缘体上半导体(FDSOI)衬底(其包括相对厚的半导体基底衬底、位于基底衬底之上的绝缘体层以及位于绝缘体层之上的相对薄的半导体器件层)会减少衬底泄漏(substrateleakage)。因此，形成在FDSOI衬底上的集成电路与形成在传统块状硅衬底上的集成电路相比提供改善的性能。

更具体来说，对于形成在FDSOI衬底上的晶体管来说，迄今为止仍难以对FDSOI衬底的器件层的厚度进行按比例缩放。如在本公开中所理解的，形成在FDSOI衬底上的晶体管具有通过沟道区彼此间隔开的源极区与漏极区，其中源极区、漏极区及沟道区各自设置在FDSOI衬底的半导体器件层中。因此，可以说这种晶体管具有长度(L)及宽度(W)，长度(L)是栅极的外边缘之间和/或源极区及漏极区的最近边缘之间的最短距离，宽度(W)是介于垂直于所述长度(L)测量的栅极的外边缘之间的最短距离。随着连续技术节点的发展，集成电路上的晶体管收缩通常意味着最小尺寸晶体管的长度及宽度被减小成使得置于单位面积中的晶体管的数目每大约18个月便加倍。为了适当地按比例缩放沟道和/或栅极长度(L)，本公开的各方面理解为期望随着沟道/栅极长度的按比例缩放也能对晶体管的沟道区中的半导体器件层的厚度进行按比例缩放。举例来说，在一些情况下，晶体管的沟道区中的半导体器件层的厚度按比例缩放到小于40埃。以这种方式对沟道厚度进行按比例缩放可改善器件性能，例如晶体管的Ion/Ioff比率(Ion/Ioff ratio)、亚阈值电压摆动(sub-thresholdvoltage swing)和/或其他特性。

图1A示出根据一些实施例的具有晶体管的集成电路(IC)100的剖视图，而图1B示出集成电路100的俯视图，其示出晶体管的宽度(W)及长度(L)。如在图1A中可见，集成电路100包括FDSOI衬底102，FDSOI衬底102包括基底衬底104、位于基底衬底104之上的绝缘体层106以及位于绝缘体层106之上的半导体器件层108。在一些实施例中，半导体器件层108包含单晶硅，且具有介于40埃到100埃范围内的最大厚度t_D。绝缘体层106可包含二氧化硅，且可具有介于50埃到几微米范围内的厚度t_I。基底衬底104可包含单晶硅，且通常比半导体器件层108厚，并且可具有例如介于400微米到800微米范围内的厚度t_B。

在半导体器件层108中设置有源极区110及漏极区112，且源极区110与漏极区112在半导体器件层108中通过沟道区114彼此横向地间隔开。源极区110及漏极区112具有第一导电类型(例如，n型)，而沟道区114具有与第一导电类型相反的第二导电类型(例如，p型)。在一些实施例中，源极区110及漏极区112包含应变诱导外延材料(strain inducingepitaxial material)。例如，在源极区110及漏极区112是n型的一些实施例中，源极区110及漏极区112包含硅磷(SiP)且具有介于10埃到1000埃范围内的厚度。在源极区110及漏极区112是p型的其他实施例中，源极区110及漏极区112包含硅锗(SiGe)且具有介于10埃到1000埃范围内的厚度。

栅极电极116(例如金属或多晶硅栅极电极)上覆在沟道区114之上。栅极介电质120将沟道区114与栅极电极116分隔开。沿着栅极电极116的外侧壁设置有侧壁间隔件结构118。多个接触件122延伸穿过层间介电质(inter-layer dielectric，ILD)123(例如二氧化硅或低介电常数介电材料)，且多个金属线124及多个通孔126延伸穿过介电结构128(例如由二氧化硅或低介电常数介电材料制成的金属间介电质(inter-metal dielectric，IMD))以在FDSOI衬底102之上形成内连线结构129。然后在内连线结构129之上形成重布线层(redistribution layer，RDL)结构和/或多个接合垫130，且重布线层(RDL)结构和/或接合垫130常常由钝化层和/或模制层(图中未示出)来包封。在一些实施例中，接触件122包含镍或钨；金属线124及通孔126包含铜或铜合金；且接合垫130包含铝。此外，在一些实施例中，栅极电极116具有与侧壁间隔件结构118的上表面齐平的上表面。

注意到，沟道区114在源极区110与漏极区112之间的至少一些部分是凹陷的(recessed)。因此，在这种凹陷区中，栅极介电质120及栅极电极116向下“沉降(dip)”，因而半导体器件层108在沟道区中具有减小的厚度(例如，第一厚度t₁)，以使第一厚度t₁小于半导体器件层108的最大厚度t_D。以这种方式对沟道厚度进行按比例缩放可改善器件性能，例如晶体管的Ion/Ioff比率、亚阈值电压摆动和/或其他特性。例如，在各种实施例中，半导体器件层108是最大厚度为大约70纳米的单晶硅层，其比一些其他途径厚，且沟道具有小于40埃的厚度(例如，第一厚度t₁已凹陷到小于最大厚度t_D)，这相对于传统的块状衬底晶体管可改善器件性能特性。

参照图2A到图2D，可以看到可叠加至图1A的对应区段上的各种插图。在图2A到图2D中，沟道区114包括：中央沟道区115；第一***沟道区117a，将源极区110与中央沟道区115分隔开；以及第二***沟道区117b，将漏极区112与中央沟道区115分隔开。中央沟道区115具有上表面(例如，表面206)对应于半导体器件层108的凹陷上表面，且相对于***沟道区的顶表面108t凹陷。因此，半导体器件层108在中央沟道区115中具有第一(减小的)厚度t₁且在第一、第二***沟道区117a、117b中具有第二厚度t₂。第一厚度t₁小于第二厚度t₂。在一些实施例中，第二厚度t₂等于半导体器件层108的最大厚度t_D，但第二厚度t₂也可小于最大厚度t_D。

侧壁间隔件结构118沿着栅极电极116的外侧壁设置。侧壁间隔件结构118具有搁置在第一、第二***沟道区117a、117b的顶表面108t上的底表面118b。因此，侧壁间隔件结构118的底表面118b具有搁置在第一、第二***沟道区117a、117b的顶表面108t上的多个外部区118o，且具有向内延伸超过第一、第二***沟道区117a、117b的顶表面108t的多个悬垂区(overhang region)119。侧壁间隔件结构118可包含氮化硅(例如，Si₃N₄)、氮氧化硅(例如，Si₂N₂O)、碳化硅(例如，SiC)或碳氮氧化硅(silicon oxycarbonnitride)，且可具有介于10埃到500埃范围内的厚度。

栅极介电质120(例如二氧化硅(SiO₂)或高介电常数介电质)设置在沟道区114之上，且将沟道区114与栅极电极116的底表面分隔开。栅极介电质120接触侧壁间隔件结构118的底表面118b，且延伸到半导体器件层108的顶表面108t下方的一定深度处(参见图2A到图2D)。栅极介电质120包括上表面接触侧壁间隔件结构118的***介电区以及上表面处于第一高度的中央介电区，所述第一高度小于所述***介电区的第二高度。

栅极电极116设置在沟道区114之上。栅极电极116具有底表面116b(参见图2A到图2D)，底表面116b在半导体器件层108的顶表面108t下方延伸。栅极电极116具有设置在中央沟道区115的上表面上的中央区，且具有位于第一、第二***沟道区117a、117b之上的多个***区116p。在一些实施例中，举例来说，栅极电极116是金属，例如铜或铜合金、铝、钨、镍或金。栅极电极116的***区116p在侧壁间隔件结构118的悬垂区119之下延伸。

在各种实施例中，FDSOI衬底102是完全耗尽绝缘体上半导体(FDSOI)衬底，这意味着半导体器件层108足够薄，以使在操作期间，沟道区114中的耗尽区完全延伸跨越半导体器件层108的深度。例如，在各种实施例中，半导体器件层108是单晶硅层，其厚度介于5nm到40nm范围内，且在一些情况下为大约10nm到12nm厚；并且绝缘体层106是二氧化硅或蓝宝石层(sapphire layer)，其厚度介于10nm到60nm范围内，且在一些情况下大约为25nm厚，这可提供FDSOI功能。相反，部分耗尽SOI晶体管具有比FDSOI衬底的半导体器件层厚的半导体器件层，因而沟道区的耗尽区仅部分地延伸穿过部分耗尽SOI(partially depleted SOI，PDSOI)衬底中的半导体器件层(例如，穿过小于PDSOI衬底中的半导体器件层的厚度的100％)。通过使沟道凹陷到小于40埃的厚度(例如，第一厚度t₁已凹陷到小于最大厚度t_D)，相对于传统的块状衬底晶体管可改善器件性能特性。

在图2A中，侧壁间隔件结构118具有锐型内部下隅角(sharp inner lowercorner)202，其中侧壁间隔件结构118的下表面118b及侧壁表面是平坦的且以90度角相遇。栅极介电质120为相对薄的，且在沟道区114之上沿着半导体器件层108中的凹陷表面共形地延伸。此凹陷表面具有带倾斜侧壁204a、204b的***区以及带大致水平或平坦的底表面(例如，表面206)的中央区。倾斜侧壁以大于90度的钝角与中央区相遇，且由于在栅极替换期间在用于形成凹陷表面的刻蚀中进行底切，钝角的顶点(中央区与倾斜侧壁相遇的点)位于侧壁间隔件结构118之下。因此，在图2A中，栅极介电质120的顶表面120被完全局限在侧壁间隔件结构118的底表面118b之下，且栅极电极116具有在侧壁间隔件结构118之下侵入的下部***区(例如，***区116p)。在一些实施例中，栅极介电质120的中央部分的上表面(其接触栅极电极116的底表面116b)的高度低于侧壁间隔件结构118的底表面118b的高度，且低于与源极区110及漏极区112的底部范围对应的高度。

在图2B中，侧壁间隔件结构118再次具有锐型内部下隅角，其中侧壁间隔件结构118的下表面118b及内侧壁表面是平坦的且以90度角相遇。然而，图2B中的栅极介电质120为相对厚的，且可例如为10nm到50nm厚，并且在沟道区114之上沿着半导体器件层108中的凹陷表面共形地延伸。倾斜侧壁204a、204b以大于90度的钝角再次与中央区相遇，且由于在栅极替换期间在用于形成凹陷表面的刻蚀中进行底切，钝角的顶点(中央区与倾斜侧壁相遇的点)位于侧壁间隔件结构118正下方。因此，在图2B中，栅极介电质120的顶表面沿着侧壁间隔件结构118的内侧壁表面向上延伸(参见132)。在一些实施例中，栅极介电质120的中央部分的上表面(其接触栅极电极116的底表面116b)的高度仍低于侧壁间隔件结构118的底表面118b的高度，但现在高于与源极区110及漏极区112的底部范围对应的高度。

在图2C中，由于在栅极替换期间在用于形成凹陷表面的刻蚀中进行底切，侧壁间隔件结构118具有带圆形轮廓(rounded profile)250的底部内隅角(或称内部下隅角)，但在其他方面图2C对应于图2A。

在图2D中，由于在栅极替换期间在用于形成凹陷表面的刻蚀中进行底切，侧壁间隔件结构118具有带圆形轮廓252的底部内隅角，但在其他方面图2D对应于图2B。

图3是示出制作上述器件的方法300的流程图。图4到图13A至图13B提供上述器件在各种制作阶段的剖视图。应理解，可在方法300的所示动作之前、期间及之后进行其他处理以完成器件的形成。

方法300始于动作302，动作302在绝缘体上半导体(semiconductor-on-insulator，SOI)衬底102上设置堆叠400，例如如图4所示。一般来说，SOI结构包括位于绝缘体层106之上的半导体器件层108，半导体器件层108例如是单晶形式的硅。作为另一选择，半导体器件层108可为Ge、SiGe、III-V族材料等。绝缘体层106可为例如掩埋氧化物(buriedoxide，BOX)层或氧化硅层。绝缘体层106设置在基底衬底104(通常是硅衬底或玻璃衬底)上。也可使用例如多层式衬底(multi-layered substrate)或梯度衬底(gradientsubstrate)等其他半导体本体。

堆叠400还包括为牺牲栅极堆叠提供的一个或多个层。图4提供堆叠400包括介电层402及电极层404的实例。在一些实施例中，介电层402包含二氧化硅、氮化硅、氮氧化硅或高介电常数介电质。电极层404由牺牲材料(例如多晶硅)形成。因此，介电层402及电极层404是牺牲材料，且可使用根据所使用的工艺而变化的多种材料来形成。

图3的方法300继续进行动作304，对堆叠400进行图案化。图5提供图案化来界定栅极502的位置并从源极区504及漏极区506之上移除栅极堆叠400的实例。图案化一般包括：提供光刻掩模(例如，光刻胶掩模)、进行光刻以对掩模进行图案化，以及进行刻蚀以将掩模的图案转移到下伏层。然后移除光刻掩模，以得到图5所示的结构。

方法300继续进行动作306，形成与栅极的外边缘相邻的间隔件结构，如图6的实例所示。可通过在图5的结构之上共形地沉积介电层，然后使用垂直刻蚀对介电层进行回蚀来形成侧壁间隔件结构118。在一些实施例中，侧壁间隔件结构118包括氮化硅层。在替代实施例中，侧壁间隔件结构118包括一层或多层合适的材料。合适的材料可包括例如二氧化硅、氮化硅、氮氧化硅(SiON)或碳化硅(SiC)。可利用任何合适的技术来沉积间隔件材料。合适的技术可包括例如等离子体增强型化学气相沉积(plasma enhanced chemical vapordeposition，PECVD)、低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)、次大气化学气相沉积(sub-atmospheric chemical vapor deposition，SACVD)等。可通过任何合适的工艺(例如各向异性刻蚀)对侧壁间隔件结构118进行图案化。

方法300继续进行动作308，在SOI衬底102中在源极区及漏极区的期望位置处形成多个沟槽702，例如图7所示。

如图7的左侧所示，在一些实施例中，动作308是各向异性湿式刻蚀工艺(anisotropic wet etch process)。各向异性湿式刻蚀可为根据晶体表面取向的选择性湿式刻蚀工艺。刻蚀可使用例如体积浓度范围为1％到10％且温度介于15℃到50℃范围内的四甲基氢氧化铵(tetra-methyl ammonium hydroxide，TMAH)溶液。在一些实施例中，此溶液适合于对单晶半导体器件层进行刻蚀。各向异性刻蚀可产生具有尖端(tip)704的沟槽702。在一些实施例中，尖端704是在半导体器件层108的顶表面214下方为6nm或小于6nm的距离，其将成为沟道区的表面。在一些实施例中，尖端704在半导体器件层108的顶表面下方3nm或小于3nm处，例如在下方2nm处。在一些实施例中，沟槽702可将半导体器件层108大约25埃的厚度留在沟槽702的底部尖端(cusp)下方的适当位置处。在一些实施例中，尖端704也可向内延伸超过侧壁间隔件结构118的最外边缘5埃或小于5埃的距离。

如图7的右侧所示，在其他实施例中，动作308是产生立方体形沟槽的各向异性干式刻蚀工艺。一般来说，沟槽702越浅越好，且举例来说，立方体沟槽可具有在半导体器件层108的顶表面214下方为6nm或小于6nm的深度。在一些实施例中，立方体沟槽可将半导体器件层108大约25埃的厚度留在沟槽702的底表面下方的适当位置处。

在方法300的一些实施例中，在动作308之后植入多个口袋/晕圈区(pocket/haloregion)。口袋区可植入有例如电中性掺杂剂，所述电中性掺杂剂抑制例如磷等电活性掺杂剂的扩散。可适合于此目的的掺杂剂的实例包括氮及氟。可通过任何合适的离子植入工艺来形成口袋植入。作为另一选择，可通过植入相反导电性掺杂剂来形成口袋区，例如对n型晶体管植入p型掺杂剂。

图3的方法300继续进行动作310，在沟槽702中形成多个应变诱导的源极/漏极区110、112以形成例如图8所示的结构。源极/漏极区110、112被高度掺杂成导电的，且对半导体器件层108的沟道区114施加拉伸应力。这通过由晶格结构小于沟道区114的晶格结构的结晶材料形成源极/漏极区110、112来实现。举例来说，在沟道区是硅的情况下，包含SiC或SiGe的源极/漏极区可提供期望的晶格结构。添加例如磷或硼等n型或p型掺杂剂会提供期望的导电性。可例如通过外延生长来形成源极/漏极区。外延生长一般是在690℃或低于690℃的温度下实施。然后可在动作312中执行热退火以驱动掺杂剂从而实现期望的掺杂轮廓并修复例如由于离子植入而发生的晶格损伤，且可在源极/漏极区110、112之上以及在结构的其他部分之上形成层间介电质(ILD)123。接着执行ILD化学机械抛光(chemical-mechanical polishing，CMP)以将层间介电质123平坦化，且当牺牲栅极堆叠的上表面被暴露时停止。如图8的左侧所示，在一些实施例中，应变的源极/漏极区110、112可具有菱形形状，而在图8的右侧所示的其他实施例中，应变的源极/漏极区110、112可具有立方体形状，例如正方形棱镜或矩形棱镜。

图3的方法300继续进行动作314，通过移除牺牲栅极堆叠来形成栅极凹部从而形成例如图9所示的结构。可通过执行选择性刻蚀(例如，干式刻蚀或干式加湿式刻蚀)来移除牺牲栅极堆叠并在下伏的栅极介电质402或半导体器件层108上停止来形成栅极凹部。在多晶栅极堆叠的情况下，具有低功率的Cl₂/BCl₃用于干式选择性刻蚀，且NH₄OH/TMAH用于湿式选择性刻蚀，并在栅极介电质402上停止。施加例如(举例来说)稀释的湿HF或气相HF等另一种化学刻蚀剂来移除栅极介电质402并暴露出半导体器件层108的沟道区。

图3的方法300继续进行动作316，使栅极凹部延伸到SOI衬底102的半导体器件层108中，例如如图10所示。在一些实施例中，可通过执行碱性湿式刻蚀(alkali wet etch)来实现栅极凹部的延伸。在一些实施例中，动作316是各向同性湿式刻蚀工艺(isotropic weteach process)。刻蚀可使用例如体积浓度范围为1％到10％且温度介于15℃到50℃范围内的四甲基氢氧化铵(TMAH)溶液。在一些实施例中，TMAH可具有介于2％与3％之间的体积浓度，因而湿式刻蚀在100℃下可具有大约60埃/分钟的刻蚀速率。在其他实施例中，碱性湿式刻蚀可使用氨溶液(NH₄OH)，其中刻蚀速率为大约40埃/分钟。刻蚀将栅极凹部向下延伸以使半导体器件层108薄化，例如从40埃或70埃的初始厚度到小于40埃或甚至小于30埃的薄化的厚度。由于刻蚀是各向同性的，因此刻蚀还对侧壁间隔件结构118的底表面进行底切，且提供具有倾斜侧壁的凹陷表面，在一些实施例中所述倾斜侧壁以介于约92度到145度范围内的钝角与凹陷表面的底表面相遇。

图3的方法300继续进行动作318，在SOI衬底102的薄化的半导体器件层108上形成替换栅极介电质120，例如图11A所示。可通过热氧化工艺(thermal oxidation process)、化学氧化(chemical oxidiation)、CVD工艺、PVD工艺、PECVD工艺、旋转涂布介电质或其他合适的工艺来形成替换栅极介电质120，从而形成下部栅极介电质1102。然后实施高介电常数沉积工艺以形成由高介电常数介电材料制成的上部栅极介电质1104，上部栅极介电质1104覆盖在下部栅极介电质1102上并对侧壁间隔件结构118的内侧壁进行衬里(lining)。因此，在一些实施例中，下部栅极介电质1102由第一介电材料(例如二氧化硅)制成，且上部栅极介电质1104由第二介电材料(例如与第一介电材料不同的高介电常数介电材料)制成。

图3的方法300继续进行动作320，在替换栅极介电质120之上形成替换金属栅极形式的栅极电极116以填充栅极凹部，例如如图11A所示。在一些实施例中，例如图11A所示，下部栅极介电质1102为相对薄的，以使栅极电极116的***区位于侧壁间隔件结构118的底表面之下。然而，在其他实施例中，例如图11B所示，下部栅极介电质1102为相对厚的，以使栅极介电质120沿着侧壁间隔件结构118的下部侧壁向上延伸。

图12示出在动作316中实施的刻蚀具有关于侧壁间隔件结构118的横向分量，以使动作316的刻蚀对侧壁间隔件结构118进行刻蚀从而使侧壁间隔件结构118的下部内隅角变为圆形的替代实施例。再次，在SOI衬底102的薄化的半导体器件层108上形成下部栅极介电质1102及上部栅极介电质1104，例如如图13A所示。可通过热氧化工艺、化学氧化工艺、CVD工艺、PVD工艺、PECVD工艺、旋转涂布介电质或其他合适的工艺来形成替换栅极介电质120。在一些实施例中，例如图13A所示，下部栅极介电质1102为相对薄的，以使栅极电极116的***区位于侧壁间隔件结构118的底表面之下。然而，在其他实施例中，例如图13B所示，下部栅极介电质1102为相对厚的，以使下部栅极介电质1102沿着侧壁间隔件结构118的下部侧壁向上延伸。

一些实施例涉及设置在绝缘体上半导体(SOI)衬底上的集成电路(IC)。SOI衬底包括基底衬底、位于所述基底衬底之上的绝缘体层以及位于所述绝缘体层之上的半导体器件层。源极区及漏极区设置在半导体器件层中。源极区及漏极区具有第一导电类型。沟道区设置在半导体器件层中并将源极区与漏极区分隔开。沟道区具有与第一导电类型相反的第二导电类型。沟道区包括：中央区；第一***区，将源极区与中央区分隔开；以及第二***区，将漏极区与中央区分隔开。中央区具有相对于***区的上表面凹陷的上表面，以使半导体器件层在沟道区的中央区中具有第一厚度，且在沟道区的***区中具有第二厚度。第一厚度小于第二厚度。

根据一些实施例，所述的集成电路还包括：侧壁间隔件结构，设置在所述第一***区及所述第二***区之上，其中所述侧壁间隔件结构的底表面具有搁置在所述第一***区及所述第二***区的所述上表面上的多个外部区，且所述侧壁间隔件结构的所述底表面具有向内延伸超过所述第一***区及所述第二***区的所述上表面的多个悬垂区。根据一些实施例，在所述的集成电路中，所述侧壁间隔件结构具有带圆形轮廓的底部内隅角。根据一些实施例，所述的集成电路还包括：栅极介电质，设置在所述沟道区之上，所述栅极介电质包括上表面接触所述多个悬垂区的***介电区以及上表面处于第一高度的中央介电区，所述第一高度小于所述***介电区的第二高度。根据一些实施例，在所述的集成电路中，所述栅极介电质沿着所述侧壁间隔件结构的多个最内侧壁向上延伸。根据一些实施例，所述的集成电路还包括：栅极电极，设置在所述栅极介电质之上且通过所述栅极介电质与所述沟道区分隔开，所述栅极电极具有设置在所述中央介电区的所述上表面上的中央区，且具有位于所述***介电区之上的***区。根据一些实施例，在所述的集成电路中，所述栅极电极的所述***区在所述侧壁间隔件结构的所述多个悬垂区之下延伸。根据一些实施例，在所述的集成电路中，所述栅极电极的所述***区完全位于所述侧壁间隔件结构的多个最内侧壁以内。根据一些实施例，在所述的集成电路中，所述***介电区的所述上表面被完全局限在所述侧壁间隔件结构的所述底表面的内部区下方。根据一些实施例，在所述的集成电路中，位于所述栅极电极的底表面之下的所述沟道区对应于所述半导体器件层，且具有小于40埃的厚度。根据一些实施例，在所述的集成电路中，所述栅极电极具有与所述侧壁间隔件结构的上表面齐平的上表面。

其他实施例涉及一种集成电路(IC)。所述集成电路包括绝缘体上半导体(SOI)衬底，所述绝缘体上半导体衬底包括基底衬底、位于所述基底衬底之上的绝缘体层以及位于所述绝缘体层之上的半导体器件层。源极区及漏极区设置在半导体器件层中且在半导体器件层中通过沟道区彼此间隔开。栅极电极设置在沟道区之上。所述栅极电极具有在半导体器件层的顶表面下方延伸的底表面。侧壁间隔件结构沿栅极电极的外侧壁设置。所述侧壁间隔件结构具有搁置在半导体器件层的顶表面上的底表面。栅极介电质设置在沟道区之上且将沟道区与栅极电极的底表面分隔开。所述栅极介电质接触侧壁间隔件结构的底表面，且延伸到半导体器件层的顶表面下方的一定深度处。位于栅极电极的底表面之下的沟道区对应于半导体器件层，且具有小于40埃的厚度。

根据一些实施例，在所述的集成电路中，所述侧壁间隔件结构具有带圆形轮廓的底部内隅角。根据一些实施例，在所述的集成电路中，所述栅极电极具有与所述侧壁间隔件结构的上表面齐平的上表面。

其他实施例涉及一种制造集成电路的方法。在此方法中，接纳绝缘体上半导体(SOI)衬底。所述SOI衬底包括基底衬底、位于所述基底衬底之上的绝缘体层以及位于所述绝缘体层之上的半导体器件层。在半导体器件层之上形成牺牲栅极堆叠，且围绕牺牲栅极堆叠的外侧壁形成侧壁间隔件结构。在侧壁间隔件结构的外边缘上在半导体器件层中形成多个沟槽。在沟槽中外延形成源极区及漏极区。移除牺牲栅极堆叠以在侧壁间隔件结构的内侧壁之间形成栅极凹部。使栅极凹部延伸到半导体器件层中，其中在延伸的栅极凹部之下剩余的半导体器件层对应于将源极区与漏极区分隔开的沟道区。在沟道区之上形成替换栅极介电质，且在替换栅极介电质之上形成替换金属栅极电极。替换金属栅极电极具有在半导体器件层的顶表面下方延伸的底表面。

根据一些实施例，在所述的方法中，使所述栅极凹部延伸会横向地移除位于所述侧壁间隔件结构的所述多个内侧壁之下的所述半导体器件层的部分。根据一些实施例，在所述的方法中，所述替换金属栅极电极在所述侧壁间隔件结构的所述多个内侧壁之下延伸。根据一些实施例，在所述的方法中，所述栅极介电质接触所述侧壁间隔件结构的底表面，且延伸到所述半导体器件层的所述顶表面下方的一定深度处。根据一些实施例，在所述的方法中，所述栅极介电质的上表面设置在第一高度处，所述第一高度小于与所述半导体器件层的所述顶表面对应的第二高度。根据一些实施例，在所述的方法中，所述沟道区具有小于40埃的厚度。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。