阅读说明：本技术 半导体结构及半导体制造方法 (Semiconductor structure and semiconductor manufacturing method ) 是由 郑新立 张聿骐 于 2019-07-26 设计创作，主要内容包括：本发明实施例是有关半导体结构及半导体制造方法。所述半导体结构包含：衬底；有源区域,其包含夹置于两个源极/漏极区之间的沟道区；绝缘区,其从俯视图围绕所述有源区域；及电介质层,其放置在所述绝缘区与所述源极/漏极区之间的界面上方且与所述界面接触。本发明实施例还公开一种制造半导体结构的方法。(Embodiments of the present invention relate to semiconductor structures and semiconductor fabrication methods. The semiconductor structure includes: a substrate; an active region comprising a channel region sandwiched between two source/drain regions; an insulating region surrounding the active region from a top view; and a dielectric layer placed over and in contact with an interface between the insulating region and the source/drain region. The embodiment of the invention also discloses a method for manufacturing the semiconductor structure.)

半导体结构及半导体制造方法

技术领域

本发明实施例是有关半导体结构及半导体制造方法。

背景技术

浅沟槽隔离(STI)广泛用于半导体制造中以在衬底上提供有源区域的隔离。然而，STI易受噪声及泄漏问题的影响。因此，需要缓解上述问题。

发明内容

本发明的一实施例是关于一种半导体结构，其包括：衬底；有源区域，其包含沟道区及两个源极/漏极区，所述沟道区夹置于所述两个源极/漏极区之间；绝缘区，其从俯视图围绕所述有源区域；及电介质层，其放置于所述绝缘区与所述源极/漏极区之间的界面上方且覆盖所述界面。

本发明的一实施例是关于一种半导体结构，其包括：半导体衬底；栅极结构，其在所述半导体衬底上方，所述栅极结构沿第一方向延伸；有源区域图案，其在所述半导体衬底中，所述有源区域图案沿垂直于所述第一方向的第二方向延伸，其中所述有源区域图案包含沿所述第二方向的第一边缘及第二边缘；绝缘区，其围绕所述有源区域图案；第一电介质带，其在所述半导体衬底上方，其中所述第一电介质带至少直接覆盖所述有源区域图案的所述第一边缘与所述绝缘区之间的界面；及第二电介质带，其在所述半导体衬底上方，所述第二电介质带与所述第一电介质带隔开，其中所述第二电介质带至少直接覆盖所述有源区域图案的所述第二边缘与第二绝缘区之间的界面。

本发明的一实施例是关于一种制造半导体结构的方法，其包括：接收半导体衬底；在所述半导体衬底中形成绝缘区以在所述半导体衬底中界定有源区；跨界定于所述半导体衬底中的所述有源区形成栅极结构；在所述有源区中形成源极或漏极区，其中所述源极或漏极区邻接所述绝缘区；及在所述源极或漏极区、所述绝缘区及所述栅极结构上方形成光阻保护介电膜，其中所述光阻保护介电膜与所述源极或漏极区与所述绝缘区之间的界面重叠，且暴露所述源极或漏极区的一部分及所述栅极结构的一部分。

附图说明

当结合附图阅读时，从以下详细描述最佳地理解本公开的方面。应注意，根据产业中的标准实践，各种构件未按比例绘制。事实上，为了清楚论述可任意增大或减小各种构件的尺寸。

图1到2图解说明工艺中的半导体装置的剖面图；

图3A、4A、5A、6A及7A为图解说明根据本公开的一些实施例的处于各个制造阶段的半导体装置的片段布局视图的图式；及

图3B、4B、5B、6B及7B为图解说明根据本公开的一些实施例的处于各个制造阶段的半导体装置的片段剖面图的图式。

具体实施方式

以下公开提供用于实施本公开的不同构件的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本公开。当然，此些仅为实例且非打算限制。举例来说，在以下描述中的第一构件形成于第二构件上方或上可包含其中所述第一构件及所述第二构件经形成直接接触的实施例，且也可包含其中额外构件可形成在所述第一构件与所述第二构件之间，使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本公开可在各个实例中重复参考数字及/或字母。此重复出于简化及清楚的目的，且本身不指示所论述的各个实施例及/或配置之间的关系。

此外，为便于描述，例如“在…下面”、“在…下方”、“下”、“在…上方”、“上”及类似者的空间相对术语可在本文中用于描述一个元件或构件与另一(些)元件或构件的关系，如图中图解说明。空间相对术语打算涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或按其它定向)，且因此可同样解释本文中使用的空间相对描述符。

尽管阐述本公开的广范围的数值范围及参数是近似值，但尽可能精确地报告在具体实例中阐述的数值。然而，任何数值本质上含有必然由各自测试测量中发现的标准偏差所引起的某些误差。而且，如本文中使用，术语“约”通常意指在给定值或范围的10％、5％、1％或0.5％内。替代地，术语“约”意指在由一般技术者考量时在平均值的可接受标准误差内。除了在操作/工作实例中之外，或除非另外明确指定，否则全部数值范围、量、值及百分比(例如针对材料数量、持续时间、温度、操作条件、量的比率及本文中公开的其类似者的数值范围、量、值及百分比)应理解为在全部例项中由术语“约”修饰。因此，除非相反地指示，否则本公开及随附发明权利要求书中阐述的数值参数是可视需要变动的近似值。至少，各数值参数应至少依据所报告有效数字的数目且通过应用普通舍入技术而理解。可在本文中将范围表达为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中公开的全部范围都包含端点。

在现今集成电路产业中，在单一芯片上构建数十万个半导体装置。芯片上的每个装置必须电隔离以确保其独立地操作而不干扰另一装置。隔离半导体装置的技术已成为现代金属氧化物半导体(MOS)(特定来说，被全客制化集成电路设计及用于分离不同装置或不同功能区的双极性集成电路技术采用的MOS)的重要方面。随着半导体装置的高度集成，装置中的不适当电隔离将导致电流泄漏，且电流泄漏可消耗大量电力以及损及功能性。降低功能性的一些实例中包含可暂时地或永久地损坏电路的闩锁、噪声容限降级、电压偏移及串扰。

浅沟槽隔离(STI)是用于具有高度集成的半导体芯片的电隔离技术。STI结构可使用包含(举例来说)用于浅沟槽的埋藏氧化物(BOX)隔离方法的多种方法制成。BOX方法涉及用化学气相沉积(CVD)氧化硅(SiO₂)填充沟槽，接着通过等离子体回蚀刻工艺及/或化学机械抛光(CMP)工艺平坦化化学气相沉积(CVD)氧化硅(SiO₂)以产生平坦表面。针对BOX工艺蚀刻的浅沟槽非等向性地等离子体蚀刻到衬底(举例来说，硅)中，且深度通常介于约0.3微米与约1.0微米之间。

硅化物层通常形成在半导体装置中的硅结构(例如多晶硅栅极、源极/漏极区及局部互连件)的顶部上以便在形成栅极或源极/漏极接点时减小接点电阻。在形成硅化物层的工艺中，可使用电介质层来覆盖硅结构的一些部分且暴露一些预定区域。金属层经毯覆式沉积于电介质层及暴露区域上方。接着执行热处理以促成化学反应，其中金属层与硅结构接触以形成硅化物层。由于电介质层屏蔽半导体装置的一部分使其免受金属层之扰，因此在热处理的进程中由电介质层覆盖的部分上将不会形成硅化物层。接着剥离金属层的未反应部分，从而将硅化物层留在所要区域上。

图1到2图解说明工艺中的半导体装置10的剖面图。浅沟槽隔离(STI)101在半导体衬底104上界定第一区域102及第二区域103。在第一区域102中，栅极氧化物层105将栅极电极106与半导体衬底104分离。在栅极电极106的侧壁上形成间隔件衬层107及间隔件108。源极/漏极区109在半导体衬底104中形成为邻近间隔件108。在第二区域103中，在半导体衬底104上形成无源装置，例如电阻器110及绝缘体层111。电介质层112经毯覆式沉积于源极/漏极区109、间隔件108、间隔件衬层107、栅极电极106、STI 101及电阻器110上方。在电介质层112上以覆盖第二区域103且暴露第一区域102的方式形成光阻剂掩模113。

在半导体装置10中，仅栅极电极106及源极/漏极区109需要形成硅化物层，使得期望从第一区域102去除电介质层112，同时将电介质层112保持在第二区域103中。相应地，如此界定光阻剂掩模113以屏蔽第二区域103且暴露第一区域102。执行使用HF溶液的湿式蚀刻步骤以去除电介质层112的暴露部分。接着，剥除光阻剂掩模113以留下半导体结构10，如图2中展示。

蚀刻图2的电介质层112的工艺具有损坏STI 101的问题。由于STI 101由氧化物材料制成，因此其蚀刻速率将非常接近电介质层112。在100:1HF溶液中，电介质层112的蚀刻速率为约每分钟70埃，且STI 101的蚀刻速率为约每分钟50埃。因此，使用HF溶液来蚀刻电介质层112相对于STI 101可是非选择性的。往往在湿式蚀刻工艺之后形成凹坑115。在源极或漏极区上形成硅化物层之后，硅化物层也可形成于凹坑中且因此导致较高结泄漏。另外，STI 101的边缘处的缺陷及应力为影响装置闪烁噪声特性的重要原因。

图3A、4A、5A、6A及7A为图解说明根据本公开的一些实施例的处于各个制造阶段的半导体装置300的片段布局视图的图式。图3B、4B、5B、6B及7B为图解说明根据本公开的一些实施例的处于各个制造阶段的半导体装置300的片段剖面图的图式。图3B、4B、5B、6B及7B的各者包含分别沿图3A、4A、5A、6A及7A的各者的半导体装置300的线AA'及线BB'获取的两个剖面图。在图3B、4B、5B、6B及7B的左手侧，沿线AA'获取剖面图300A。另一方面，沿线BB'获取图3B、4B、5B、6B及7B的右手侧的剖面图300B。

参考图3A，半导体装置300包含栅极结构304、及有源区域图案302。栅极结构304在有源区域图案302上方连续延伸。特定来说，栅极结构304沿轴Y在有源区域图案302上方延伸。如图3A中展示，有源区域图案302沿轴X暴露在栅极结构304的两侧。特定来说，有源区域图案302包含两个部分，所述两个部分布置于栅极结构304的相对侧，且经配置以形成晶体管的对应漏极或源极区。有源区域图案302进一步包含夹置于漏极或源极区之间的沟道区。包括至少栅极结构304及有源区域图案302的晶体管的实例包含(但不限于)金属氧化物半导体场效应晶体管(MOSFET)、互补式金属氧化物半导体(CMOS)晶体管、双极性结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道及/或n沟道场效应晶体管(PFET/NFET)、FinFET、具有凸起源极/漏极的平坦MOS晶体管等。在至少一项实施例中，晶体管为n沟道金属氧化物半导体(NMOS)晶体管。在至少一项实施例中，晶体管为p沟道金属氧化物半导体(PMOS)晶体管。

栅极结构304的示范性材料包含多晶硅。例如金属的其它材料在各项实施例的范围内。有源区域图案302的示范性材料包含(但不限于)掺杂有多种类型的p掺杂物及/或n掺杂物的半导体材料。在至少一项实施例中，有源区域图案302包含栅极结构304的两侧的相同类型的掺杂物。

关于图3B的剖面图300A，在半导体衬底301的顶部表面307上方形成栅极结构304。半导体衬底301可为例如硅晶片的半导体晶片的一部分。替代地，半导体衬底301可包含其它半导体材料，例如锗。半导体衬底301也可包含化合物半导体，例如碳化硅、砷化镓、砷化铟、磷化铟、Ⅲ-Ⅴ族化合物半导体材料或类似者。半导体衬底301可为块体半导体衬底，且可或可不在块体衬底上形成外延层。此外，半导体衬底301可为绝缘体上半导体(SOI)衬底。

在一些实施例中，栅极结构304可包含栅极电介质32及上覆于栅极电介质32的栅极电极34。在一些示范性实施例中，栅极电介质32可包含二氧化硅。替代地，栅极电介质32可包含高介电系数材料、氮氧化硅、其它适合材料、或其组合。高介电系数材料可选自金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化铪或其组合。可使用化学气相沉积(CVD)、原子层沉积(ALD)、热氧化物及类似者来形成栅极电介质32。

栅极电极34可包含多晶硅(多晶硅)。替代地，栅极电极34可包含金属或金属硅化物，例如Al、Cu、W、Ni、Mo、Co、Ti、Ta、TiN、TaN、NiSi、NiPtSi、CoSi或其组合。栅极电极34的形成方法包含CVD、物理气相沉积(PVD)、ALD及其它适当工艺。栅极电介质32及栅极电极34的形成可包含形成毯覆电介质层及毯覆栅极电极层，及接着执行图案化以形成栅极电介质32及栅极电极34。

可通过沉积一(些)电介质层，且接着图案化电介质层以去除沉积于顶部表面307上的水平部分来形成栅极间隔件43，而留下栅极结构30的侧壁上的电介质层的垂直部分以形成栅极间隔件43。有源区域图案302(即，漏极或源极区)的形成工艺可包含形成光阻剂(未展示)，及接着执行植入以在半导体衬底301中形成有源区域图案302。

关于剖面图300B，在半导体衬底301中形成绝缘区303以界定并电隔离其中形成晶体管的有源区域图案302。换句话说，绝缘区303从俯视图围绕有源区域图案302。绝缘区303可为浅沟槽隔离(STI)区或局部硅氧化(LOCOS)区。可通过光刻、沟槽蚀刻及用氧化物层的沟槽填充的步骤形成STI。可通过沉积保护性氮化物层且局部氧化未被所述保护性氮化物层覆盖的半导体衬底的部分的步骤形成LOCOS隔离。

参考图4A，在图3A的半导体装置300上方形成电介质层306以至少与有源区域图案302、栅极结构304及绝缘区303接触。电介质层306可包含氧化硅或其它类型的介电材料，包含且不限于碳化硅、氮化硅、氮氧化硅(SiON)、掺氧氮化硅、氮化氧化物、其组合及其的多层。参考图4B，电介质层306经毯覆式沉积于栅极结构304、有源区域图案302、绝缘区303上方。在一些实施例中，电介质层306可保形地沉积于栅极结构304上方。在此实施例中，沉积的步骤可为低压化学气相沉积(LPCVD)、快速热化学气相沉积(RTCVD)、等离子体辅助化学气相沉积(PECVD)或原子层沉积(ALD)。建议温度低于600摄氏度，且在许多例项中可介于400摄氏度与500摄氏度之间。建议压力介于0.1托与10托之间。建议电介质层306的厚度为从10埃到1000埃，且在许多例项中可为从200埃到600埃。

参考图5A，去除电介质层306的一部分以暴露有源区域图案302、栅极结构304及绝缘区303的一部分。可透过使用现有光刻在电介质层306上形成光阻剂掩模且接着蚀刻未被光阻剂掩模覆盖的电介质层306，借此暴露预定区域而执行电介质层306的去除。留下剩余电介质层306_1及306_2以防止硅化物形成。特定来说，剩余电介质层306_1留在有源区域图案302与邻近绝缘区303之间的有源区域图案302的最顶边缘302_1周围的区上方。剩余电介质层306_2留在有源区域图案302与邻近绝缘区303之间的有源区域图案302的最底边缘302_2周围的区上方。在一些实施例中，剩余电介质层306_1及剩余电介质层306_2可呈矩形形状且跨栅极结构304。因此，电介质层306_1及306_2与栅极结构304的一部分重叠。

在一些实施例中，剩余电介质层306_1以沿轴Y的重叠宽度d1与毗连最顶边缘302_1的有源区域图案302的一部分重叠。剩余电介质层306_2以沿轴Y的重叠宽度d1与毗连最底边缘302_2的有源区域图案302的一部分重叠。在一些实施例中，重叠宽度d1可大于约0.2μm。在一些实施例中，重叠宽度d1可在从约0.2μm到约0.25μm的范围中。剩余电介质层306_1进一步向上延伸超过有源区域图案302的最顶边缘302_1，以依沿轴Y的重叠宽度d2与邻近最顶边缘302_1的绝缘区303重叠。剩余电介质层306_2进一步向下延伸超过有源区域图案302的最底边缘302_2，以依沿轴Y的重叠宽度d2与邻近最底边缘302_2的绝缘区303重叠。在一些实施例中，重叠宽度d2可大于约0.2μm。在一些实施例中，重叠宽度d2可在从约0.2μm到约0.25μm的范围中。沿未被剩余电介质层306_1及306_2覆盖的有源区域图案302的轴Y的宽度d3可大于约0.5μm。

在一些实施例中，剩余电介质层306_1及306_2的各者的左端及右端可分别与有源区域图案302的最左边缘302_3及最右边缘302_4对准。然而，此并非本公开的限制。在一些实施例中，剩余电介质层306_1及306_2的各者的左端及/或右端可分别沿轴X延伸超过有源区域图案302的最左边缘302_3及/或最右边缘302_4。在一些实施例中，剩余电介质层306_1及306_2的各者的左端及/或右端可能不会分别沿轴X延伸到有源区域图案302的最左边缘302_3及/或最右边缘302_4。

参考图5B，去除电介质层306的一部分以形成具有宽度d3的至少一开口305。因而，透过开口305暴露有源区域图案302的一部分。结合图6B参考图6A，在有源区域图案302的一部分及栅极结构304的一部分上方形成硅化物区308。在一些实施例中，硅化物区308的形成可包含自对准硅化物(自对准硅化物)工艺。硅化物工艺包含将金属层(未展示)毯覆式沉积于图5A及5B中展示的半导体装置300上，接着进行退火以导致金属层与下伏硅之间的反应。因此，形成硅化物区308。金属层可包含镍、钴、钛、铂或类似者。接着去除金属层的未反应部分。归因于剩余电介质层306_1及306_2的遮蔽，在剩余电介质层306_1与306_2之间的开口305中形成所得硅化物区308。因此，硅化物区308横向毗连剩余电介质层306_1及306_2。硅化物区308在晶体管的有源区域图案302(即，漏极或源极区)与绝缘区303之间未延伸到最顶边缘302_1及最底边缘302_2。

图7A及7B图解说明形成绝缘电介质层310(例如接点蚀刻停止层(CESL))及接点插塞314。绝缘电介质层310覆盖硅化物区308及剩余电介质层306_1及306_2且与其接触。绝缘电介质层310可由例如氧化硅、氮化硅、或其组合的介电材料形成。此外，绝缘电介质层310的材料可选定为不同于剩余电介质层306_1及306_2的材料，使得在蚀刻绝缘电介质层310及上覆层间电介质(ILD)层312用于形成接点开口时，绝缘电介质层310与剩余电介质层306_1及306_2之间存在高蚀刻选择性。

在形成绝缘电介质层310之后，形成ILD层312。可通过例如化学气相沉积(CVD)的适合技术形成ILD层312。举例来说，可实施高密度等离子体CVD以形成ILD层312。ILD层312可在半导体衬底301上形成到栅极结构304上方的绝缘电介质层310的顶部表面上方的水平使得栅极结构304嵌入其中。在多项实施例中，ILD层312包含氧化硅、低介电系数介电材料(具有小于约3.9(热氧化硅的介电常数)的介电常数的介电材料)。在一项实施例中，化学机械抛光(CMP)工艺可进一步应用于ILD层312以平坦化ILD层312的顶部表面。可调谐包含浆液化学及抛光压力的CMP工艺的处理条件及参数以部分去除并平坦化ILD层312。

接着，通过光刻工艺及包含一或多个蚀刻步骤的蚀刻工艺在ILD 312及绝缘电介质层310中形成接点开口，使得透过接点开口暴露硅化物区308。在形成接点开口时，首先蚀刻ILD 312，其中绝缘电介质层310充当蚀刻停止层。在蚀刻于绝缘电介质层310上停止之后，蚀刻接点开口中的绝缘电介质层310的暴露部分。绝缘电介质层310的蚀刻在硅化物区308上停止。在接点开口与各自硅化物区308未对准的情境(如图解说明)中，剩余电介质层306_1及306_2可暴露在接点开口中。相应地，在蚀刻绝缘电介质层310时，剩余电介质层306_1及306_2可充当蚀刻停止层，且可大体上未蚀刻，或在完成绝缘电介质层310的蚀刻之后至少留下一下部。相应地，有源区域图案302(即，漏极或源极区)与绝缘区303之间的最顶边缘302_1及最底边缘302_2受剩余电介质层306_1及306_2保护。

接着，在接点开口中形成接点插塞314以与硅化物区308接触。在一些实施例中，接点插塞314包含钨。形成工艺可包含通过使用物理气相沉积(PVD)、镀覆或其组合将例如钨的导电材料填充到接点开口中，及接着执行化学机械抛光(CMP)以从ILD 312上方去除导电材料的多余部分。导电材料的剩余部分形成接点插塞314。

在许多实施例中，可在ILD层312上进一步形成互连结构。互连结构可包含垂直互连件(例如常规通路或接点)及水平互连件(例如金属线)。互连结构可实施包含铜、钨及硅化物的多种导电材料。在一个实例中，使用镶嵌工艺来形成铜相关互连结构。尽管描述半导体装置300及半导体装置300的形成，但可在不脱离本公开的范围的情况下存在其它替代例及实施例。另外，应明白，包含于半导体装置300中的晶体管可具有不同类型，包含且不限于高电压MOSFET、低电压MOSFET(例如逻辑MOSFET)、存储器MOSFET及类似者。在一些实施例中，晶体管可为p型MOSFET。在一些实施例中，晶体管可为n型MOSFET，其中各自掺杂区的导电类型与p型MOSFET的导电类型相反。

本公开的一些实施例提供一种半导体结构。所述半导体结构包含：衬底；有源区域，其包含夹置于两个源极/漏极区之间的沟道区；绝缘区，其从俯视图围绕所述有源区域；及电介质层，其放置于所述绝缘区与所述源极/漏极区之间的界面上方且与所述界面接触。

本公开的一些实施例提供一种半导体结构。所述半导体结构包含：半导体衬底；栅极结构，其在所述半导体衬底上方，所述栅极结构沿第一方向延伸；有源区域图案，其在所述半导体衬底中，所述有源区域图案沿垂直于所述第一方向的第二方向延伸，其中所述有源区域图案包含沿所述第二方向的第一边缘及第二边缘；绝缘区，其围绕所述有源区域图案；第一电介质带，其在所述半导体衬底上方，其中所述第一电介质带至少直接覆盖所述有源区域图案的所述第一边缘与所述绝缘区之间的界面；及第二电介质带，其在所述半导体衬底上方，所述第二电介质带与所述第一电介质带隔开，其中所述第二电介质带至少直接覆盖所述有源区域图案的所述第二边缘与第二绝缘区之间的界面。

本公开的一些实施例提供一种制造半导体结构的方法。所述方法包含：接收半导体衬底；在所述半导体衬底中形成绝缘区以在所述半导体衬底中界定有源区；跨界定于所述半导体衬底中的所述有源区形成栅极结构；在所述有源区中形成源极或漏极区，其中所述源极或漏极区邻接所述绝缘区；及在所述源极或漏极区、所述绝缘区及所述栅极结构上方形成光阻保护介电膜，其中所述光阻保护介电膜与所述源极或漏极区与所述绝缘区之间的界面重叠，且暴露所述源极或漏极区的一部分及所述栅极结构的一部分。

前述内容概述数项实施例的特征，使得所属领域的技术人员可更佳地理解本公开的方面。所属领域的技术人员应明白，其可容易地使用本公开作为用于设计或修改用于实行相同目的及/或达成本文中介绍的实施例的相同优点的其它工艺及结构的基础。所属领域的技术人员也应了解，此些等效构造不脱离本公开的精神及范围，且其可在本文中作出各种改变、代入及变更而不脱离本公开的精神及范围。

符号说明

10 半导体装置

32 栅极电介质

34 栅极电极

43 栅极间隔件

101 浅沟槽隔离(STI)

102 第一区域

103 第二区域

104 半导体衬底

105 栅极氧化物层

106 栅极电极

107 间隔件衬层

108 间隔件

109 源极/漏极区

110 电阻器

111 绝缘体层

112 电介质层

113 光阻剂掩模

115 凹坑

300 半导体装置

300A 剖面图

300B 剖面图

301 半导体衬底

302 有源区域图案

302_1 最顶边缘

302_2 最底边缘

302_3 最左边缘

302_4 最右边缘

303 绝缘区

304 栅极结构

305 开口

306 电介质层

306_1 剩余电介质层

306_2 剩余电介质层

307 顶部表面

308 硅化物区

310 绝缘电介质层

312 层间电介质(ILD)层

314 接点插塞

d1 重叠宽度

d2 重叠宽度

d3 宽度