阅读说明：本技术 基于沟槽栅垂直浅超结的氮化镓基mosfet器件及制作方法 (Gallium nitride based MOSFET device based on trench gate vertical shallow super junction and manufacturing method ) 是由 刘爽 赵胜雷 张进成 刘志宏 宋秀峰 郝跃 于 2019-11-01 设计创作，主要内容包括：本发明公开了一种基于沟槽栅垂直浅超结的氮化镓基MOSFET器件,主要解决现有技术击穿电压较低,漂移区电场集中的问题。包括衬底、漂移层、P-柱层、P+层、n+层、栅介质层、源极、漏极、栅极和钝化层。其中,漂移层位于衬底的上部,P-柱层位于漂移层中,P-柱层两侧的上方依次为P+层和n+层,栅介质层位于n+层上部,源极位于栅介质层两侧,漏极位于衬底下部；栅极位于栅介质层上部,且采用凹槽结构,该凹槽位于漂移层、P+层和n+层的中间,钝化层位于栅极和源极之间。本发明通过在漂移层中淀积的P-柱层,拓展了PN结耗尽区,减少了工艺复杂性和泄漏电流,提高了器件的击穿电压和可靠性,可作为高功率系统及电力电子开关。(The invention discloses a gallium nitride-based MOSFET (metal oxide semiconductor field effect transistor) device based on a vertical shallow super junction of a trench gate, which mainly solves the problems of low breakdown voltage and concentrated electric field of a drift region in the prior art. The device comprises a substrate, a drift layer, a P-column layer, a P + layer, an n + layer, a gate dielectric layer, a source electrode, a drain electrode, a grid electrode and a passivation layer. The drift layer is positioned at the upper part of the substrate, the P-column layer is positioned in the drift layer, the P + layer and the n + layer are sequentially arranged above two sides of the P-column layer, the gate dielectric layer is positioned at the upper part of the n + layer, the source electrode is positioned at two sides of the gate dielectric layer, and the drain electrode is positioned at the lower part of the substrate; the grid electrode is positioned on the upper part of the grid dielectric layer and adopts a groove structure, the groove is positioned among the drift layer, the P + layer and the n + layer, and the passivation layer is positioned between the grid electrode and the source electrode. The invention expands PN junction depletion region, reduces process complexity and leakage current, improves breakdown voltage and reliability of the device, and can be used as high power system and power electronic switch.)

基于沟槽栅垂直浅超结的氮化镓基MOSFET器件及制作方法

技术领域

本发明属于半导体器件技术领域，特别涉及一种氮化镓基MOSFET器件，可用于电力电子设备的电能转换和高压大电流密度下的电路控制。

背景技术

高功率半导体器件应用于电力电子设备的电能转换和高压大电流密度下的电路控制，随着人类可利用的环境资源日益减少，研发出新型优良性能、高转换效率的功率器件是有效的解决能源和环境冲突的有效方案之一。对于高功率半导体器件，其功率品质因数主要取决于器件的击穿电压和特定导通电阻，但是两者往往需要综合考虑进行优化设计才能有效提升功率器件的性能。随着半导体功率器件领域的不断发展，应用于功率器件的材料从第一代的Si材料到第二代的GaAs材料，都使得功率器件的性能发生了根本性质的变化。但是到目前为止，传统两代材料制作的半导体功率器件性能已经接近了由材料性质决定的理论极限。以GaN为代表的第三代半导体宽禁带材料具有高频、高功率、抗辐射、高饱和电子迁移率等特性，在电力电子方面具有优良的潜力。沟槽栅垂直MOSFETs器件相比于传统横向器件，垂直功率器件只需增加器件漂移区的厚度而不需要牺牲芯片的横向尺寸便可以提升器件的击穿特性，因此具有高功率密度适用于电力电子开关器件。目前技术发展较为成熟的垂直器件主要包括CAVET器件和沟槽栅MOSFET器件两类，随着P型GaN掺杂技术的提升，使得沟槽栅MOSFET器件发展更为迅速。沟槽栅MOSFET器件相比于CAVET器件更容易实现增强型器件，不需要CAVET器件中的电流阻挡层，电场主要集中在体内不易受到界面态影响，电流沟道宽度可以达到微米级别。但是目前沟槽栅MOSFET器件由于P型GaN空穴的激活率仍然较低，使得P+层和漂移层之间的耗尽区域被掺杂所限制，导致器件的击穿电压较低，影响了器件的功率品质因数，降低了沟槽栅MOSFET器件的高功率性能。

发明内容

本发明目的在于针对上述已有器件技术的不足，提供一种基于沟槽栅垂直浅超结的氮化镓基MOSFET器件及制作方法，以改善器件的击穿特性，提高了器件的高输出功率性能。

为实现上述目的，本发明实现的技术方案如下：

1.一种基于沟槽栅垂直浅超结的氮化镓基MOSFET器件，包括衬底、漂移层、P-柱层、P+层、n+层、栅介质层、源极、漏极、栅极和钝化层。其中，漂移层位于衬底的上部，P-柱层位于漂移层中，P-柱层两侧的上方依次为P+层和n+层，栅介质层位于n+层上部，源极位于栅介质层两侧，漏极位于衬底下部；栅极位于栅介质层上部，且采用凹槽结构，该凹槽位于漂移层、P+层和n+层的中间，钝化层位于栅极和源极之间，其特征在于漂移层中设有P-柱层，用于拓展PN结耗尽区，提高器件击穿电压。其特征在于，漂移层中设有P-柱层，用于拓展PN结耗尽区，提高器件击穿电压。

进一步，其特征在于，所述栅电极采用凹槽结构。

进一步，其特征在于，所述衬底采用GaN体材料。

进一步，其特征在于，所述P-柱层的掺杂浓度为10¹⁶cm^-3～10¹⁸cm^-3，厚度不超过漂移区厚度的1/2。

进一步，其特征在于：所述栅介质层采用SiN或SiO₂或Al₂O₃或HfO₂介质。

进一步，其特征在于，所述钝化层采用SiN或SiO₂或Al₂O₃或HfO₂介质。

2.一种基于沟槽栅垂直浅超结的氮化镓基MOSFET器件制作方法，其特征在于，包括如下步骤：

1)对衬底表面进行清洗和预处理以消除表面悬挂键，并在H₂氛围反应室的900℃～1200℃温度下热处理去除表面污染物；

2)在热处理后的衬底上采用MOCVD工艺淀积厚度为5～20μm的GaN，作为器件的漂移层；

3)对漂移区进行选择性刻蚀，选择待刻蚀的区域并刻蚀暴露出P-柱层的窗口，刻蚀的窗口厚度不超过漂移区厚度的1/2；

4)在暴露出的窗口外延掺杂浓度为10¹⁶cm^-3～10¹⁸cm^-3的P-柱层；

5)在漂移区和P-柱层上，采用MOCVD工艺淀积厚度为100nm～1000nm的P+层，其掺杂浓度为10¹⁸cm^-3～10¹⁹cm^-3；

6)在P+层上采用MOCVD工艺淀积厚度为100nm～1000nm的n+层，其掺杂浓度为10¹⁸cm^-3～10¹⁹cm^-3；

7)制作掩膜并采用刻蚀工艺暴露出源极窗口，源极窗口的厚度深入到P+层10nm～50nm，并采用磁控溅射工艺在待淀积窗口沉积源电极金属，在器件背侧淀积与源极相同的漏极金属；

8)制作掩膜并采用刻蚀工艺暴露出栅极窗口，栅极窗口厚度深入到漂移层10nm～50nm，在栅极待淀积窗口淀积栅介质层，之后在栅介质层上淀积栅金属；

9)将进行完上述步骤的外延片放入PECVD反应室内，进行钝化层沉积；

10)在栅、源电极的钝化层上进行光刻和刻蚀，形成栅、源极接触孔，完成器件制作。

本发明与现有技术相比具有如下优点：

第一，由于在漂移层中淀积了P-柱层，使得P-柱层和漂移层之间存在相互作用，能在P-柱层长与宽两个方向上均增加PN结耗尽区域，因此减弱了漂移层中电场峰值集中现象，提升了器件的击穿电压，从而实现高输出功率；

第二，由于在漂移层中淀积的P-柱层其厚度不超过漂移层厚度的一半，因而不需要完全刻蚀掉两侧的漂移层，优化和减少了工艺成本；

第三，由于新淀积的P-柱层取代了原先部分的漂移层，使得器件在导通工作时减少了栅漏之间的泄露电流，进而减少了垂直功率器件的静态功耗。

附图说明

图1是本发明基于沟槽栅垂直浅超结的氮化镓基MOSFET器件的结构图。

图2是本发明制作图1器件的制作流程图。

具体实施方式

以下结合附图和实施例对本发明作进一步详细描述。

参照图1，本发明具有沟槽栅垂直浅超结的氮化镓基MOSFET器件，包括衬底1、漂移层2、P-柱层3、P+层4、n+层5、栅介质层6、源极7、漏极8、栅极9和钝化层10。其中，漂移层2位于衬底1的上部，P-柱层3位于漂移层2中，P-柱层3两侧的上方依次为P+层4和n+层5，栅介质层6位于n+层上部，源极7位于栅介质层6两侧，漏极8位于衬底1下部；栅极9位于栅介质层6上部，且采用凹槽结构，该凹槽位于漂移层2、P+层4和n+层5的中间，钝化层10位于栅极9和源极7之间。

所述衬底1采用GaN体材料；

所述漂移层2采用GaN，其厚度为5～20μm；

所述P-柱层3采用GaN，其厚度为0.1～10μm；

所述P+层4采用GaN，其厚度为50～1000nm；

所述n+层5采用GaN，其厚度为50～500nm；

所述钝化层6采用SiN或SiO₂或Al₂O₃或HfO₂等介质；

所述源极金属和漏极金属采用Ti/Al或Ti/Al/Ni/Au或Ti/Al/Mo/Au的金属层组合，所述栅极金属采用Ni/Au/Ni或Ni/Au或W/Au或Mo/Au的金属层组合。

参照图2，本发明制作基于沟槽栅垂直浅超结的氮化镓基MOSFET器件，给出如下三种实施例：

实施例1，制作以氮化镓为衬底，且P-柱层厚度为0.5μm的沟槽栅垂直浅超结的氮化镓基MOSFET。

步骤1，对氮化镓衬底表面进行消除悬挂键的预处理。

1.1)将氮化镓衬底放入HF酸溶液中浸泡1min，再依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗10min，将清洗后的氮化镓衬底用氮气吹干；

1.2)在H₂氛围反应室的1000℃温度下热处理去除表面污染物。

步骤2，制作漂移层。

将预处理后的氮化镓衬底放入金属有机物化学气相淀积MOCVD系统中，在腔室压力为20Torr、温度为900℃的条件下，向腔室同时通入流量为40μmol/min的Ga源、流量为1200sccm的氢气和流量为3000sccm的氨气，生长5μm厚的GaN漂移层。

步骤3，制作P-柱层。

将完成上述工艺后的样品放入RIE刻蚀腔中，同时通入流量为20sccm的CF₄和流量为2sccm的O₂，设置腔室压强为5mT、功率为100W的工艺条件，在GaN漂移层上刻蚀0.5μm厚的P-柱层窗口；

将完成上述工艺后的样品放入金属有机物化学气相淀积MOCVD系统中，控制腔室压力为20Torr、温度为900℃，同时通入流量为10μmol/min的Ga源、流量为1000sccm的氢气和流量为3000sccm的氨气，在P-柱层窗口区域生长掺杂浓度为10¹⁶cm^-3且厚度为0.5μm厚的P-柱层。

步骤4，制作P+层。

同时向腔室通入流量为10μmol/min的Ga源、流量为1000sccm的氢气和流量为2000sccm的氨气，在P-柱层和漂移层上生长GaN厚度为400nm、掺杂浓度为10¹⁸cm^-3厚的P+层。

步骤5，制作n+层。

同时向腔室通入流量为10μmol/min的Ga源、流量为1000sccm的氢气和流量为1000sccm的氨气，在P+层上生长GaN厚度为200nm、掺杂浓度为10¹⁸cm^-3的n+层。

步骤6，制作源极、漏极。

将完成上述工艺后的样品放入RIE刻蚀腔中，同时通入流量为20sccm的CF₄和流量为2sccm的O₂，设置压强为5mT、功率为100W的工艺条件，在n+层和P+层上刻蚀0.61μm厚的源极窗口，并将其放置在磁控溅射反应室中，保持反应室压强为8.8×10^-2Pa，利用纯度均为99.999％的铝和钛靶材，在源极窗口沉积厚度为30nm/100nm的Ti/Al金属作为源极，再在830℃的高温条件下退火30S；再在衬底的下部，利用纯度均为99.999％的铝和钛靶材，沉积厚度分别为30nm/100nm的金属Ti/Al作为漏极，并在830℃的高温条件下退火30S。

步骤7，制作栅介质层。

将完成上述工艺的样品再次放入RIE刻蚀腔中，同时通入流量为20sccm的CF₄和流量为2sccm的O₂，控制腔室压强为5mT、功率为100W的工艺条件，在n+层、P+层和漂移层上刻蚀0.7μm厚的栅极凹槽窗口；

将进行完上述工艺的样品放入等离子体化学气相淀积PECVD反应室内，在400℃高温下，在栅极凹槽窗口淀积20nm厚的Al₂O₃栅介质层。

步骤8，制作栅极。

将完成上述工艺的样品放置在磁控溅射反应室中，控制反应室压强为8.8×10^{- 2}Pa，利用纯度均为99.999％的镍和金靶材，在栅极窗口中沉积厚度分别为45nm/200nm/200nm的金属Ni/Au/Ni作为栅极，再在830℃的高温条件下退火30S。

步骤9，制作钝化层。

将进行完上述步骤的样品放入等离子体化学气相淀积PECVD反应室内，在400℃高温下，淀积20nm厚的SiN钝化层。

步骤10，制作源极、栅极接触孔。

对源极、栅极上的钝化层进行光刻、刻蚀，形成源极接触孔和栅极接触孔，完成整个器件的制作。

实施例2，制作以氮化镓为衬底，P-柱层厚度为1μm的沟槽栅垂直浅超结的氮化镓基MOSFET。

步骤1，对氮化镓衬底表面进行消除悬挂键的预处理。

本步骤的具体实现与实施例1的步骤1相同。

步骤2，制作漂移层。

将预处理后的氮化镓衬底放入金属有机物化学气相淀积MOCVD系统中，在腔室压力为20Torr、温度为900℃的条件下，向腔室同时通入流量为40μmol/min的Ga源、流量为1500sccm的氢气和流量为3000sccm的氨气，生长6μm厚的GaN漂移层。

步骤3，制作P-柱层。

将完成上述工艺后的样品放入RIE刻蚀腔中，同时通入流量为20sccm的CF₄和流量为2sccm的O₂，设置腔室压强为5mT、功率为100W的工艺条件，在GaN漂移层上刻蚀1μm厚的P-柱层窗口；再将其放入金属有机物化学气相淀积MOCVD系统中，控制腔室压力为20Torr、温度为900℃，同时通入流量为10μmol/min的Ga源、流量为2000sccm的氢气和流量为3000sccm的氨气，在P-柱层窗口区域生长掺杂浓度为5×10¹⁶cm^-3且厚度为1μm厚的P-柱层。

步骤4，制作P+层。

向腔室同时通入流量为20μmol/min的Ga源、流量为1000sccm的氢气和流量为2000sccm的氨气，在P-柱层和漂移层上生长GaN厚度为500nm、掺杂浓度为5×10¹⁸cm^-3的P+层。

步骤5，制作n+层。

向腔室同时通入流量为10μmol/min的Ga源、流量为800sccm的氢气和流量为1000sccm的氨气，在P+层上生长GaN厚度为100nm、掺杂浓度为5×10¹⁸cm^-3的n+层

步骤6，制作源极、漏极。

将完成上述工艺后的样品放入RIE刻蚀腔中，同时通入流量为20sccm的CF₄和流量为2sccm的O₂，设置压强为5mT、功率为100W的工艺条件，在n+层和P+层上刻蚀0.61μm厚的源极窗口，并将其放置在磁控溅射反应室中，保持反应室压强为9.0×10^-2Pa，利用纯度均为99.999％的铝和钛靶材，在源极窗口沉积厚度为40nm/150nm的Ti/Al金属作为源极，再在830℃的高温条件下退火30S；再在衬底的下部，利用纯度均为99.999％的铝和钛靶材，沉积厚度分别为40nm/150nm的金属Ti/Al作为漏极，并在830℃的高温条件下退火30S。

步骤7，制作栅介质层。

将完成上述工艺的样品再次放入RIE刻蚀腔中，同时通入流量为20sccm的CF₄和流量为2sccm的O₂，控制腔室压强为5mT、功率为100W的工艺条件，在n+层、P+层和漂移层上刻蚀0.7μm厚的栅极凹槽窗口；再将其放入等离子体化学气相淀积PECVD反应室内，在400℃高温下，在栅极凹槽窗口淀积10nm厚的Al₂O₃栅介质层。

步骤8，制作栅极。

将完成上述工艺的样品放置在磁控溅射反应室中，控制反应室压强为8.8×10^{- 2}Pa，利用纯度均为99.999％的钛和金靶材，在栅极窗口中沉积厚度分别为50nm/100nm的金属Ti/Au作为栅极，再在830℃的高温条件下退火30S。

步骤9，制作钝化层。

将进行完上述步骤的样品放入等离子体化学气相淀积PECVD反应室内，在400℃高温下，淀积25nm厚的SiN钝化层。

步骤10，制作源极、栅极接触孔。

对源极、栅极上的钝化层进行光刻、刻蚀，形成源极接触孔和栅极接触孔，完成整个器件的制作。

实施例3，制作以氮化镓为衬底，P-柱层厚度为1.2μm的沟槽栅垂直浅超结氮化镓基MOSFET。

步骤1，对氮化镓衬底表面进行消除悬挂键的预处理。

本步骤的具体实现与实施例1的步骤1相同。

步骤2，制作漂移层。

将预处理后的氮化镓衬底放入金属有机物化学气相淀积MOCVD系统中，在腔室压力为20Torr、温度为900℃的条件下，向腔室同时通入流量为60μmol/min的Ga源、流量为2000sccm的氢气和流量为4000sccm的氨气，生长10μm厚的GaN漂移层。

步骤3，制作P-柱层。

将完成上述工艺后的样品放入RIE刻蚀腔中，同时通入流量为20sccm的CF₄和流量为2sccm的O₂，设置腔室压强为5mT、功率为100W的工艺条件，在GaN漂移层上刻蚀1.2μm厚的P-柱层窗口；

将完成上述工艺后的样品放入金属有机物化学气相淀积MOCVD系统中，控制腔室压力为20Torr、温度为900℃，同时通入流量为20μmol/min的Ga源、流量为3000sccm的氢气和流量为3000sccm的氨气，在P-柱层窗口区域生长掺杂浓度为10¹⁷cm^-3且厚度为1.2μm厚的P-柱层。

步骤4，制作P+层。

向腔室同时通入流量为20μmol/min的Ga源、流量为1400sccm的氢气和流量为2000sccm的氨气，在P-柱层和漂移层上生长550nm厚GaN的P+层，且掺杂浓度为10¹⁹cm^-3。

步骤5，制作n+层。

向腔室同时通入流量为10μmol/min的Ga源、流量为900sccm的氢气和流量为1000sccm的氨气，在P+层上生长150nm厚GaN的n+层，且掺杂浓度为10¹⁹cm^-3。

步骤6，制作源极、漏极。

将完成上述工艺后的样品放入RIE刻蚀腔中，同时通入流量为20sccm的CF₄和流量为2sccm的O₂，设置压强为5mT、功率为100W的工艺条件，在n+层和P+层上刻蚀0.61μm厚的源极窗口，并将其放置在磁控溅射反应室中，保持反应室压强为9.2×10^-2Pa，利用纯度均为99.999％的铝和钛靶材，在源极窗口沉积厚度为50nm/200nm的Ti/Al金属作为源极，再在830℃的高温条件下退火30S；

在衬底的下部，再利用纯度均为99.999％的铝和钛靶材，沉积厚度分别为50nm/200nm的金属Ti/Al作为漏极，并在830℃的高温条件下退火30S。

步骤7，制作栅介质层。

将完成上述工艺的样品再次放入RIE刻蚀腔中，同时通入流量为20sccm的CF₄和流量为2sccm的O₂，控制腔室压强为5mT、功率为100W的工艺条件，在n+层、P+层和漂移层上刻蚀0.7μm厚的栅极凹槽窗口；再将其放入等离子体化学气相淀积PECVD反应室内，在400℃高温下，在栅极凹槽窗口淀积15nm厚的Al₂O₃栅介质层。

步骤8，制作栅极。

将完成上述工艺的样品放置在磁控溅射反应室中，控制反应室压强为8.8×10^{- 2}Pa，利用纯度均为99.999％的钛、铂和金靶材，在栅极窗口中沉积厚度分别为60nm/100nm/200nm的金属Ti/Pt/Au作为栅极，再在830℃的高温条件下退火30S。

步骤9，制作钝化层。

将进行完上述步骤的样品放入等离子体化学气相淀积PECVD反应室内，在400℃高温下，淀积30nm厚的SiN钝化层。

步骤10，制作源极、栅极接触孔。

对源极、栅极上的钝化层进行光刻、刻蚀，形成源极接触孔和栅极接触孔，完成整个器件的制作。

以上描述仅为本发明的三个具体实例，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种简单变型，这些简单变型均属于本发明的保护范围。