阅读说明：本技术 薄膜晶体管及其制造方法 (Thin film transistor and method of manufacturing the same ) 是由 翟玉浩 于 2019-09-16 设计创作，主要内容包括：本申请提供一种薄膜晶体管及其制备方法,所述薄膜晶体管包括基板、栅极、栅极绝缘层、半导体单元、源极和漏极。所述栅极、栅极绝缘层、半导体单元、源极和漏极依次设置于所述基板上,所述源极覆盖部分所述栅极绝缘层和所述半导体单元的一端,所述源极包括若干第一通槽,所述漏极包括若干第二通槽,所述第一通槽和所述第二通槽贯穿所述漏极和所述漏极以暴露所述栅极绝缘层和所述半导体单元。在所述薄膜晶体管中的源极和漏极中设置若干所述通槽,减少了器件的裂纹,进而提高了器件的性能。(The application provides a thin film transistor and a preparation method thereof. The grid, the grid insulating layer, the semiconductor unit, the source electrode and the drain electrode are sequentially arranged on the substrate, the source electrode covers a part of the grid insulating layer and one end of the semiconductor unit, the source electrode comprises a plurality of first through grooves, the drain electrode comprises a plurality of second through grooves, and the first through grooves and the second through grooves penetrate through the drain electrode and the drain electrode to expose the grid insulating layer and the semiconductor unit. The through grooves are formed in the source electrode and the drain electrode of the thin film transistor, so that cracks of the device are reduced, and the performance of the device is improved.)

薄膜晶体管及其制造方法

技术领域

本申请涉及显示领域，具体涉及一种薄膜晶体管及其制造方法。

背景技术

随着电子显示技术的不断发展，柔性显示装置以其质量轻、厚度小、寿命长和可弯曲等众多优点，成为了最具发展潜力的新一代显示技术，但是，柔性基板的源漏极在弯曲或折叠的过程中，由于外力的作用下容易出现裂纹，并扩散至沟道处，导致源漏极的电连接性的下降，从而影响器件的性能。

发明内容

本申请提供一种薄膜晶体管及其制造方法，以提高器件的性能。

本申请提供一种薄膜晶体管，所述薄膜晶体管包括：

基板；

栅极，所述栅极设置于所述基板上；

栅极绝缘层，所述栅极绝缘层覆盖所述基板和所述栅极；

半导体单元，所述半导体单元设置于所述栅极绝缘层上，所述半导体单元包括第一半导体区域、第二半导体区域和第三半导体区域，所述半导体单元的第一半导体区域和第三半导体区域位于所述第二半导体区域的两端；

源极，所述源极覆盖部分所述栅极绝缘层和所述半导体单元的第一半导体区域，所述源极包括第一区域和第二区域，所述源极的第一区域与第二区域电连接，所述源极的第一区域包括若干第一通槽和/或第一通孔，所述第一通槽和/或第一通孔贯穿所述源极的第一区域以暴露所述栅极绝缘层和所述半导体单元；以及

漏极，所述漏极覆盖部分所述栅极绝缘层和所述半导体单元的第一半导体区域，所述漏极包括第三区域和第四区域，所述漏极的第三区域与第四区域电连接，所述漏极的第三区域包括若干第二通槽和/或第二通孔，所述第二通槽和/或第二通孔贯穿所述漏极的第三区域以暴露所述栅极绝缘层和所述半导体单元。

在本申请所提供的薄膜晶体管中，所述若干第一通槽和/或第一通孔的宽度为1微米-3微米，所述若干第二通槽和/或第二通孔的宽度为1微米-3微米。

在本申请所提供的薄膜晶体管中，所述源极和所述漏极的长度为100微米-200微米。

在本申请所提供的薄膜晶体管中，所述源极和所述漏极的材料包括Mo、Al、Ti、Cu和ITO中的一种或几种的组合。

在本申请所提供的薄膜晶体管中，所述源极的若干第一通槽和/或第一通孔的数量为4个-50个，所述漏极的若干第二通槽和/或第二通孔的数量为4个-50个。

本申请提供一种薄膜晶体管的制备方法，所述薄膜晶体管的制备方法包括：

提提供一基板；

在所述基板上形成栅极；

在所述基板及所述栅极上形成栅极绝缘层；

在所述栅极绝缘层上形成半导体单元，所述半导体单元包括第一半导体区域、第二半导体区域和第三半导体区域，所述第一半导体区域和第三半导体区域位于所述第二半导体区域的两端；以及

在所述栅极绝缘层及所述半导体单元上形成源极和漏极，所述源极覆盖部分所述栅极绝缘层和所述半导体单元的第一半导体区域，所述源极包括第一区域和第二区域，所述源极的第一区域与所述源极的第二区域电连接，所述源极的第一区域包括若干第一通槽和/或第一通孔，所述第一通槽和/或第一通孔贯穿所述源极的第一区域以暴露所述栅极绝缘层和所述半导体单元，所述漏极覆盖部分所述栅极绝缘层和所述半导体单元的第三半导体区域，所述漏极包括第三区域和第四区域，所述漏极的第三区域与所述漏极的第四区域电连接，所述漏极的第三区域包括若干第二通槽和/或第二通孔，所述第二通槽和/或第二通孔贯穿所述漏极的第一区域以暴露所述栅极绝缘层和所述半导体单元。在本申请所提供的薄膜晶体管的制备方法中，所述若干第一通槽和所述若干第二通槽的槽径为1微米-3微米。

在本申请所提供的薄膜晶体管的制备方法中，所述若干第一通槽和/或第一通孔的宽度为1微米-3微米，所述若干第二通槽和/或第二通孔的宽度为1微米-3微米。

在本申请所提供的薄膜晶体管的制备方法中，所述源极和所述漏极的长度为100微米-200微米。

在本申请所提供的薄膜晶体管的制备方法中，所述源极和所述漏极的材料包括Mo、Al、Ti、Cu和ITO中的一种或几种的组合。

在本申请所提供的薄膜晶体管的制备方法中，所述源极的若干第一通槽和/或第一通孔的数量为4个-50个，所述漏极的若干第二通槽和/或第二通孔的数量为4个-50个。

本申请提供一种薄膜晶体管及其制备方法，所述薄膜晶体管包括基板、栅极、栅极绝缘层、半导体单元、源极和漏极。所述栅极、栅极绝缘层、半导体单元和源漏极依次设置于所述基板上，所述源极覆盖部分所述栅极绝缘层和所述半导体单元的一端，所述源极包括第一区域和第二区域，所述源极的第一区域与第二区域电连接，所述源极的第一区域包括若干第一通槽和/或第一通孔，所述第一通槽和/或第一通孔贯穿所述源极的第一区域以暴露所述栅极绝缘层和所述半导体单元，所述漏极覆盖部分所述栅极绝缘层和所述半导体单元的另一端，所述漏极包括第三区域和第四区域，所述漏极的第三区域与第四区域电连接，所述漏极的第三区域包括若干第二通槽和/或第二通孔，所述第二通槽和/或第二通孔贯穿所述漏极的第三区域以暴露所述栅极绝缘层和所述半导体单元。在本申请中，在所述薄膜晶体管中设置若干所述通槽和/或通孔，减少了器件的裂纹，进而提高了器件的性能。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请提供的薄膜晶体管的结构剖视图。

图2为本申请提供的薄膜晶体管的第一种结构俯视图。

图3为本申请提供的薄膜晶体管的第二种结构俯视图。

图4为本申请提供的薄膜晶体管的第三种结构俯视图。

图5为本申请提供的薄膜晶体管的制备方法的流程示意图。

图6为本申请提供的薄膜晶体管的制备方法的流程剖视图。

具体实施方式

下面将结合本申请实施方式中的附图，对本申请中的技术方案进行清楚、完整地描述。显然，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部的实施方式。基于本申请中的实施方式，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。

请参阅图1，图1为本申请提供的薄膜晶体管的结构剖视图。本申请提供一种薄膜晶体管10。所述薄膜晶体管10包括基板100、栅极200、栅极绝缘层300、半导体单元400、源极500和漏极600。

所述栅极200、栅极绝缘层300和半导体单元400依次设置在所述基板100上。所述半导体单元400包括第一半导体区域410、第二半导体区域420和第三半导体区域430。所述半导体单元400的第一半导体区域410、第二半导体区域420和第三半导体区域430相连接。所述半导体单元400的第一半导体区域410和第三半导体区域430位于所述第二半导体区域420的两端。

所述栅极200可由铬(Cr)、铬的合金材料或者钼钽合金、铝(Al)以及铝合金材料制备。所述栅极绝缘层300的材料包括SiO_x、Al₂O₃或SiN_x等。所述半导体单元400的材料包括铟镓锌氧化物(IGZO)。

所述源极500覆盖部分所述栅极绝缘层300和所述半导体单元400的第一半导体区域410。所述漏极600覆盖部分所述栅极绝缘层300和所述半导体单元400的第三半导体区域430。

所述源极的长度L₁为100微米-200微米。所述漏极的长度L₂为100微米-200微米。所述源极和所述漏极的材料包括Mo、Al、Ti、Cu和ITO中的一种或几种的组合。

请参阅图2，图2为本申请提供的薄膜晶体管的第一种结构俯视图。所述源极500包括第一区域510和第二区域520。所述源极500的第一区域510与所述源极500的第二区域520电连接。所述源极520的第一区域510包括若干第一通槽和/或第一通孔530。在本实施例中，所述源极520的第一区域510包括若干第一通槽530。所述源极500的第一区域510的第一通槽的数量为4-50个。每一所述第一通槽530贯穿所述源极500的第一区域510以暴露所述栅极绝缘层300和所述半导体单元400的第一半导体区域410。每一所述第一通槽530的宽度W₁为1微米-3微米。每一所述第一通槽530的贯穿方向可以以一定的角度贯穿所述源极500。在本实施例中，所述第一通槽530以垂直于所述半导体单元400宽度方向贯穿所述源极500。

所述源极500和所述漏极600相对设置。所述漏极600包括第三区域610和第四区域620。所述漏极600的第三区域610与所述漏极600的第四区域620电连接。所述漏极600的第三区域610包括若干第二通槽和/或第二通孔630。在本实施例中，所述漏极600的第三区域610包括若干第二通槽630。所述第三区域610的第二通槽630的数量为4个-50个。所述第二通槽630贯穿所述漏极600的第三区域610以暴露所述栅极绝缘层300和所述半导体单元400的第三半导体区域430。每一所述第二通槽630的宽度W₂为1微米-3微米。每一所述第二通槽630和/或第二通孔的贯穿方向可以以一定的角度贯穿所述漏极600。在本实施例中，所述第二通槽630以垂直于所述半导体单元400的宽度方向贯穿所述漏极600。

请参阅图3，图3为本申请提供的薄膜晶体管的第二种结构俯视图。在一种实施例中，所述第一通孔513平行于所述半导体单元401的宽度方向贯穿所述源极501的第一区域511，并暴露所述栅极绝缘层300和所述半导体单元400的第一半导体区域410。所述源极501的第一通孔513的宽度W₃为1微米-3微米。所述第二通孔613平行于所述半导体单元401的宽度方向贯穿所述漏极601的第三区域611以暴露所述栅极绝缘层300和所述半导体单元400的第三半导体区域430。所述漏极601的第二通孔613的宽度W₄为1微米-3微米。所述源极501的长度L₃为100微米-200微米。所述漏极601的长度L₄为100微米-200微米。

请参阅图4，图4为本申请提供的薄膜晶体管的第三种结构俯视图。在一种实施例中，所述第一通孔524垂直于所述半导体单元402的宽度方向贯穿所述源极502的第一区域521。所述第一通槽523垂直于所述半导体单元402的宽度方向贯穿所述源极502的第一区域521。所述源极502的第一通孔524的宽度W₆为1微米-3微米。所述源极502的第一通槽523的宽度W₅为1微米-3微米。所述第二通孔624垂直于所述半导体单元402的宽度方向贯穿所述漏极602的第三区域621。所述第二通槽623垂直于所述半导体单元402的宽度风向贯穿所述漏极602的第三区域621。所述漏极602的第二通孔624的宽度W₈为1微米-3微米。所述漏极602的第二通槽623的宽度W₇为1微米-3微米。所述源极的长度L₅为100微米-200微米。所述漏极的长度L₆为100微米-200微米。

请参阅图5，图5为本申请提供的薄膜晶体管的制备方法的流程示意图。本申请还提供一种显示装置的制造方法。所述方法包括：

20、提供一基板100。

所述基板100用于承载器件的结构。所述基板100的制备材料不限。

30、在所述基板100上形成栅极200。

请参阅图6，图6为本申请提供的薄膜晶体管的制备方法的流程剖视图。在所述基板100上采用物理气相沉积工艺沉积金属电极底栅层。对所述金属电极底栅极层进行黄光工艺和蚀刻工艺处理，形成具有图案的栅极200。

所述栅极200的材料包括铬(Cr)、铬的合金材料或者钼钽合金、铝(Al)以及铝合金等。

40、在所述基板100及所述栅极200上形成栅极绝缘层300。

采用等离子体增强化学的气相沉积法沉积SiO₂作为栅极绝缘层300。所述栅极绝缘层300覆盖所述基板100及所述基板100上的栅极200上。

所述栅极绝缘层300的材料包括SiO_x、Al₂O₃或SiN_x等。

50、在所述栅极绝缘层300上形成半导体单元400，所述半导体单元包括第一半导体区域401、第二半导体区域402和第三半导体区域403，所述第一半导体区域401和第三半导体区域403位于所述第二半导体区域402的两端。

在所述栅极绝缘层300上采用物理气相沉积工艺沉积第一金属层。对所述第一金属层进行退化处理后，再对所述第一金属层进行黄光工艺和蚀刻工艺处理，形成具有图案的半导体单元400。

所述半导体单元400的材料包括铟镓锌氧化物(IGZO)。

60、在所述栅极绝缘层300及所述半导体单元400上形成源极500和漏极600，所述源极500覆盖部分所述栅极绝缘层300和所述半导体单元400的第一半导体区域401，所述源极500包括第一区域510和第二区域520，所述源极500的第一区域510与所述源极500的第二区域520电连接，所述源极500的第一区域510包括若干第一通槽和/或第一通孔530，所述第一通槽和/或第一通孔530贯穿所述源极500的第一区域510以暴露所述栅极绝缘层300和所述半导体单元400，所述漏极600覆盖部分所述栅极绝缘层300和所述半导体单元400的第三半导体区域403，所述漏极600包括第三区域610和第四区域620，所述漏极600的第三区域610与所述漏极600的第四区域620电连接，所述漏极600的第三区域610包括若干第二通槽和/或第二通孔630，所述第二通槽和/或第二通孔630贯穿所述漏极600的第三区域610以暴露所述栅极绝缘层300和所述半导体单元400。

请参阅图2，图2为本申请提供的薄膜晶体管的第一种结构俯视图。在所述栅极绝缘层300及所述半导体单元400上采用物理气相沉积工艺沉积第二金属层。对所述第二金属层进行黄光工艺和蚀刻工艺处理，所述第二金属层形成源极500和漏极600。所述源极和所述漏极的材料包括Mo、Al、Ti、Cu和ITO中的一种或几种的组合。所述源极的长度L₁为100微米-200微米。所述漏极的长度L₂为100微米-200微米。

形成的所述源极500覆盖部分所述栅极绝缘层300和所述半导体单元400的第一半导体区域401。所述源极500包括第一区域510和第二区域520。所述源极500的第一区域510与所述源极500的第二区域520电连接。所述源极520的第一区域510包括若干第一通槽和/或第一通孔530。所述第一通槽530和/或第一通孔贯穿所述源极500的第一区域510以暴露所述栅极绝缘层300和所述半导体单元400。每一所述第一通槽和/或第一通孔530的宽度W₁为微米1微米-3微米。所述源极500的第一区域510的第一通槽和/或第一通孔530的数量为4-50个。每一所述第一通槽和/或第一通孔530的贯穿方向可以以一定的角度贯穿所述源极500。在本实施例中，所述若干第一通槽530以垂直于所述半导体单元400的宽度方向贯穿所述源极500的第一区域510，并暴露所述栅极绝缘层300和所述半导体单元400的第一半导体区域401。每一所述第一通槽530的宽度W₁为微米1微米-3微米。所述源极500的第一区域510的第一通槽530的数量为4个-50个。

所述漏极600与所述源极500相对设置。形成的所述漏极600覆盖部分所述栅极绝缘层300和所述半导体单元400的第三半导体区域430。所述漏极600包括第三区域610和第四区域620。所述漏极600的第三区域610与所述漏极600的第四区域620电连接。所述漏极600的第三区域610包括若干第二通槽和/或第二通孔630。所述第二通槽和/或第二通孔630贯穿所述漏极600的第三区域610以暴露所述栅极绝缘层300和所述半导体单元400。所述第三区域610的第二通槽和/或第二通孔630的数量为4个-50个。每一所述第二通槽和/或第二通孔630的宽度W₂为1微米-3微米。每一所述第二通槽630和/或第二通孔的贯穿方向可以以一定的角度贯穿所述漏极600。

在本实施例中，所述若干第二通槽630以垂直于所述半导体单元400的宽度方向贯穿所述漏极600的第三区域610，并暴露所述栅极绝缘层300及所述半导体单元400的第三半导体区域403。所述第三区域610的第二通槽630的数量为4个-50个。每一所述第二通槽的宽度W₂为1微米-3微米

本申请提供一种薄膜晶体管及其制备方法，所述薄膜晶体管包括基板、栅极、栅极绝缘层、半导体单元、源极和漏极。所述栅极、栅极绝缘层、半导体单元和源漏极依次设置于所述基板上，所述源极覆盖部分所述栅极绝缘层和所述半导体单元的一端，所述源极包括第一区域和第二区域，所述源极的第一区域与第二区域电连接，所述源极的第一区域包括若干第一通槽和/或第一通孔，所述第一通槽和/或第一通孔贯穿所述源极的第一区域以暴露所述栅极绝缘层和所述半导体单元，所述漏极覆盖部分所述栅极绝缘层和所述半导体单元的另一端，所述漏极包括第三区域和第四区域，所述漏极的第三区域与第四区域电连接，所述漏极的第三区域包括若干第二通槽和/或第二通孔，所述第二通槽和/或第二通孔贯穿所述漏极的第三区域以暴露所述栅极绝缘层和所述半导体单元。在本申请中，在所述薄膜晶体管中设置若干所述通槽和/或通孔，减少了器件的裂纹，进而提高了器件的性能。

以上对本申请实施方式提供了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施方式的说明只是用于帮助理解本申请。同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。