阅读说明：本技术 一种基于全自旋逻辑器件的2-4线译码器及其控制方法 (2-4 line decoder based on full spin logic device and control method thereof ) 是由 王森 张永锋 王晓袁 杨影 范洪亮 于 2019-10-24 设计创作，主要内容包括：本发明公开了一种基于全自旋逻辑器件的2-4线译码器及其控制方法,译码器包括一个使能控制端S、两个输入端A<Sub>1</Sub>、A<Sub>0</Sub>和4个5输入择少逻辑门M5；使能控制端S与4个5输入择少逻辑门M5的输入端In3连接；输入端A<Sub>1</Sub>与第一5输入择少逻辑门M5、第二5输入择少逻辑门M5的输入端In2连接；输入端A<Sub>1</Sub>经第一反相器分别与第三5输入择少逻辑门M5、第四5输入择少逻辑门M5的输入端In2连接；输入端A<Sub>0</Sub>与第一5输入择少逻辑门M5、第三5输入择少逻辑门M5的输入端In1连接；输入端A<Sub>0</Sub>经第二反相器分别与第二5输入择少逻辑门M5、第四5输入择少逻辑门M5的输入端In1连接。本发明具有超高集成度、超低功耗、抗辐射和非易失性以及可持续缩小等优点。(The invention discloses a 2-4 line decoder based on full spin logic device and control method thereof, wherein the decoder comprises an enabling control end S and two input ends A 1 、A 0 And 4 5 input select less logic gates M5; the enable control terminal S is connected with the input terminals In3 of the 4 5-input selection less logic gates M5; input terminal A 1 The input ends In2 of the first and second 5-input selection less logic gates M5 and M5 are connected; input terminal A 1 The first inverter is respectively connected with the input ends In2 of a third 5 input selection less logic gate M5 and a fourth 5 input selection less logic gate M5; input terminal A 0 The input ends In1 of the first and third 5-input selection less logic gates M5 and M5 are connected; input terminal A 0 And respectively connected with the input ends In1 of a second 5 input selection less logic gate M5 and a fourth 5 input selection less logic gate M5 through a second inverter. The invention has ultrahigh integration level, ultralow power consumption, radiation resistance and uneasinessLoss of consistency and sustainable reduction.)

一种基于全自旋逻辑器件的2-4线译码器及其控制方法

技术领域

本发明涉及电路系统领域，尤其是一种数字电路中涉及的2-4线译码器。

背景技术

目前，主流的2-4线译码器主要是利用电压的高低来表示二进制信息，其基本构成器件是双极型晶体管或金属氧化物半导体场效应晶体管。如常用的74LS139型2-4线译码器，采用双极型工艺，其电源工作电压为5V左右。而74HC139型2-4线译码器，采用金属氧化物半导体场效应晶体管工艺制作，电源工作电压一般为2V-6V。

电子具有电荷与自旋这两个内禀属性，已有的2-4线译码器主要是利用电子电荷来表征二进制信息，由于电子隧穿、功率耗散、传输延迟等问题已越来越接近其物理极限。而自旋电子器件是利用电子自旋来表征信息，具有超低功耗、抗辐射、非易失性等优点。另外，全自旋逻辑(All Spin Logic,ASL)器件在信息处理、传输和存储等过程都使用电子自旋，无需附加额外的硬件结构来进行自旋信息和电荷信息间的不断转换，有望是下一代电子器件的重要候选者。

目前基于ASL器件的电路结构设计研究还相对较少，已知的电路主要包括反相器、择多逻辑门、全加器、RS触发器、D触发器等，但作为逻辑电路中的一个重要组成部分——译码器还尚未见报道，鉴于此，本专利基于ASL器件设计了2-4线译码器，该译码器具有一个使能控制端，用来控制允许译码或禁止译码，可方便地对2-4线译码器进行功能扩展。

发明内容

本发明目的在于提供一种可用于代码转换、数据分配、存贮器寻址和逻辑表达式表示等的基于全自旋逻辑器件的2-4线译码器。

为实现上述目的，采用了以下技术方案：本发明所述译码器的核心模块是五输入择少逻辑门，并利用基于磁隧道结(Magnetic Tunnel Junction,MTJ)的输入接口电路来输入信号进而避免扇出结构和长自旋沟道，所述译码器包括一个使能控制端S、至少两个输入端A₁、A₀和至少4个5输入择少逻辑门M5；

所述5输入择少逻辑门M5包括输入端In1、In2、In3、In4、In5和输出端Out1；

使能控制端S分别与4个5输入择少逻辑门M5的输入端In3输入接口连接；

输入端A₁一路分别与第一5输入择少逻辑门M5、第二5输入择少逻辑门M5的输入端In2输入接口连接；

输入端A₁另一路经第一反相器分别与第三5输入择少逻辑门M5、第四5输入择少逻辑门M5的输入端In2输入接口连接；

输入端A₀一路分别与第一5输入择少逻辑门M5、第三5输入择少逻辑门M5的输入端In1输入接口连接；

输入端A₀另一路经第二反相器分别与第二5输入择少逻辑门M5、第四5输入择少逻辑门M5的输入端In1输入接口连接；

四个5输入择少逻辑门M5的输入端In4和输入端In5分别输入逻辑1；

第一5输入择少逻辑门M5的输出信号为Y₀；

第二5输入择少逻辑门M5的输出信号为Y₁；

第三5输入择少逻辑门M5的输出信号为Y₂；

第四5输入择少逻辑门M5的输出信号为Y3。

进一步的，所述译码器中的择少逻辑门可用择多逻辑门进行替换。

另外，本发明提供了一种基于全自旋逻辑器件的2-4线译码器的控制方法，步骤如下：

S1，在0～2ns期间，在S、A₁和A₀端上加上一个负电压(-0.1V左右)，使MTJ自由层磁矩方向与固定层磁矩方向一致，实现复位；此时加在ASL上的工作电压V_ASL＝0V，择少逻辑门不工作；

S2，在2～4ns期间，根据译码功能要求在S、A₁和A₀端上输入高低电平(高电平一般为0.1V左右，低电平是0V，高电平表示输入逻辑1，低电平表示输入逻辑0)；与输入低电平端相连的MTJ自由层磁矩方向不变，与固定层磁矩方向相同，与输入高电平端相连的MTJ自由层磁矩方向与固定层磁矩方向相反；同时，加在ASL上的工作电压V_ASL＝0V，择少逻辑门不工作；

S3，在4～6ns期间，S、A₁和A₀端上的工作电压V_MTJ＝0V，MTJ自由层磁矩方向保持不变，为择少逻辑门提供输入信号；在ASL上加上正电压，择少逻辑门开始工作，按5个输入端的磁矩方向来决定输出端磁矩方向；

S4，在6～8ns期间，在S、A₁和A₀端加上负电压(V_MTJ＝-0.1V左右)，ASL上的电压V_ASL＝0V，重复0～2ns期间的过程，对输入端磁矩进行复位。

与现有技术相比，本发明具有如下优点：

1、与传统的CMOS器件技术构造的译码器不同，该2-4线译码器是基于全自旋逻辑器件来构造的，利用电子自旋来表征信息，具有超高集成度、超低功耗、抗辐射和非易失性以及可持续缩小等优点，有望是下一代电子器件的重要候选者。

2、传统的CMOS器件技术主要是基于与非门来构造译码器的，ASL器件虽然能构造出与非门、或非门等常用逻辑单元，但其基本单元是反相器和择多/择少逻辑门。本发明利用5输入择少逻辑门来构建2-4线译码器，相对于基于与非门等传统方式来构造译码器在结构上大为简化。

3、本发明共有4个5输入择少逻辑门，每个择少逻辑门都需要输入S、A₁和A₀的原变量或反变量，如果用一个输入信号为4个择少逻辑门同时提供输入，则需要扇出结构来分流信号，进而导致传输自旋电流的沟道长度较长。而ASL器件的一个棘手问题就是自旋电流随着自旋沟道长度的增加而急剧下降，要使得电路能正常工作，需要增加器件的工作电压，这会导致电路的功耗急剧增加且工作速度明显下降。为解决这一问题，本发明采用了基于磁隧道结的输入接口电路，使得每个择少逻辑门采用单独的输入，进而避免了扇出结构，减小了自旋沟道长度。另外，对于输入S、A₁和A₀的原变量或反变量，利用磁隧道结的固定层磁矩方向不同来实现，极大减少了反相器的数量。

附图说明

图1是本发明的逻辑电路图。

图2是本发明的整体布局图。

图3是本发明中带输入接口的ASL器件图。

图4是本发明的5输入择少逻辑门平面示意图。

图5(a)是本发明译码器输出Y₀局部布局图。

图5(b)是本发明译码器输出Y₁局部布局图。

图5(c)是本发明译码器输出Y₂局部布局图。

图5(d)是本发明译码器输出Y₃局部布局图。

图6是本发明输入信号和工作电压波形图。

图7是基于本发明构成的3-8线译码器的逻辑电路图。

具体实施方式

下面结合附图对本发明做进一步说明：

如图1所示，本发明所述译码器包括一个使能控制端S、至少两个输入端A₁、A₀和至少4个5输入择少逻辑门M5；a1为反相器；a2为输入择少逻辑门；

所述5输入择少逻辑门M5包括输入端In1、In2、In3、In4、In5和输出端Out1；

使能控制端S分别与4个5输入择少逻辑门M5的输入端In3输入接口连接；

输入端A₁一路分别与第一5输入择少逻辑门M5、第二5输入择少逻辑门M5的输入端In2输入接口连接；

输入端A₁另一路经第一反相器分别与第三5输入择少逻辑门M5、第四5输入择少逻辑门M5的输入端In2输入接口连接；

输入端A₀一路分别与第一5输入择少逻辑门M5、第三5输入择少逻辑门M5的输入端In1输入接口连接；

输入端A₀另一路经第二反相器分别与第二5输入择少逻辑门M5、第四5输入择少逻辑门M5的输入端In1输入接口连接；

四个5输入择少逻辑门M5的输入端In4和输入端In5分别输入逻辑1；

第一5输入择少逻辑门M5的输出信号为Y₀；

第二5输入择少逻辑门M5的输出信号为Y₁；

第三5输入择少逻辑门M5的输出信号为Y₂；

第四5输入择少逻辑门M5的输出信号为Y3。

其中，五输入择少逻辑门的两个输入端置1，可实现三输入非与操作，其逻辑表达式为

由式(1)和图1可得四个输出端表达式为

由式(2)～(5)可得其功能表，如表1所示。

表1 2-4线译码器功能表

由表1可看出，所述译码器有两个输入端A₁和A₀，共有4种组合状态，可译出4个输出信号Y₀～Y₃，实现2线-4线译码功能。另外，当所述译码器的使能控制端S为逻辑0时，译码器处于工作状态，而当控制端S为逻辑1时，输出全为0，译码器不工作。通过控制端S可对2-4线译码器进行功能扩展，如可扩展为3-8线译码器、4-16线译码器等。

以3-8线译码器为例，如图7所示，包括三个输入端A2、A1、A0，两个2-4线译码器，一个反相器a1；

输入端A2与第一2-4线译码器的使能控制端S相连，输入端A2经反相器a1与第二2-4线译码器的使能控制端S相连；

输入端A1分别与第一2-4线译码器、第二2-4线译码器的A1相连；

输入端A0分别与第一2-4线译码器、第二2-4线译码器的A0相连；

第一2-4线译码器中的第一5输入择少逻辑门M5的输出信号为Y0；

第一2-4线译码器中的第二5输入择少逻辑门M5的输出信号为Y1；

第一2-4线译码器中的第三5输入择少逻辑门M5的输出信号为Y2；

第一2-4线译码器中的第四5输入择少逻辑门M5的输出信号为Y3。

第二2-4线译码器中的第一5输入择少逻辑门M5的输出信号为Y4；

第二2-4线译码器中的第二5输入择少逻辑门M5的输出信号为Y5；

第二2-4线译码器中的第三5输入择少逻辑门M5的输出信号为Y6；

第二2-4线译码器中的第四5输入择少逻辑门M5的输出信号为Y7；

在ASL电路中，不是利用电压的高低来表征二进制信息，而是利用磁体的磁矩方向来表征信息。因此，不仅需要施加电压信号来驱动电路工作，还需要给磁体设定初始磁矩方向来输入信号。对于译码器这类需要多个相同输入的电路，可利用输入接口电路来避免长自旋沟道，即通过金属线和磁隧道结(Magnetic Tunnel Junction,MTJ)来为ASL电路提供输入信号。因此，利用输入接口和5输入择少逻辑门来实现2-4线译码器，如图2所示。

下面对其功能分别进行说明。

(1)输入接口电路

输入接口电路如图3所示，其中MTJ的固定层磁矩保持不变，而MTJ的自由层作为ASL器件的输入端，通过在MTJ上加上不同极性的电压，可改变MTJ自由层的磁矩方向，进而实现对ASL器件输入逻辑0或逻辑1(假设磁矩方向指向-x轴表示逻辑0，指向+x轴方向表示逻辑1)。图3中，1为固定层、2为自由层、3为输出端磁体、4为接地、5为沟道、6为绝缘层、7为隧道层。

要让输入接口电路能正常工作需要让MTJ上的电压源V_MTJ和ASL上的电压源V_ASL分别单独作用。先在MTJ两端加上电压源V_MTJ，此时令V_ASL＝0V。当电压源电压V_MTJ为正时，自由层磁矩与固定层相反，而当电压源电压V_MTJ为负时，自由层磁矩与固定层相同。当完成了自由层磁矩的写入后让V_MTJ＝0V，此时在自由层和输出端磁体上加上电压源V_ASL，当电压源电压V_ASL为正时，输出端磁矩与自由层相反，实现反相器功能；而当电压源电压V_ASL为负时，输出端磁矩与自由层相同，实现缓存器功能。

(2)5输入择少逻辑门电路

5输入择少逻辑门是实现逻辑运算的核心器件，如图4所示，In1～In5分别表示5个输入端，Out1表示输出端。箭头表示磁矩方向，其中双向箭头表示磁矩方向待定，单向箭头表示磁矩方向固定。输入端In1、In2和In3分别通过输入接口与S、A₁和A₀相连，其磁矩方向由加在MTJ上的电压极性和MTJ固定层磁矩方向共同决定。而输入端In4和In5的磁矩方向指向+x轴方向，表示输入逻辑1。通过在磁体上加上正的工作电压V_ASL，上述结构可实现式(1)所示的逻辑功能。图4中，1为磁体、2为沟道。

(3)2-4线译码器电路

由图1所示的逻辑电路图可看出，要实现2-4线译码器既需要原变量又需要反变量，利用输入接口中MTJ固定层磁矩指向的不同来实现原变量和反变量的输入，避免额外使用反相器，从而极大地简化了电路结构。具体实现就是如果输入信号是以原变量形式出现，则让输入接口的固定层磁矩指向-x轴，如果输入信号以反变量形式出现，则让输入接口的固定层磁矩指向+x轴。

由式(2)可知，输出端Y₀的三个输入变量都是以原变量形式出现，因此三个MTJ固定层磁矩都指向-x轴方向，其结构如图5(a)所示。而由式(3)可知，输出端Y₁的输入变量S和A₁是以原变量形式出现，而A₀是以反变量形式出现，因此与S和A₁端相连的MTJ固定层磁矩指向-x轴方向，而与A₀端相连的MTJ固定层磁矩指向+x轴方向，其结构如图5(b)所示。同样地由式(4)可知，与S和A₀端相连的MTJ固定层磁矩指向-x轴方向，与A₁端相连的MTJ固定层磁矩指向+x轴方向，输出Y₂的结构如图5(c)所示。而由式(5)可知，与S端相连的MTJ固定层磁矩指向-x轴方向，而与A₀和A₁端相连的MTJ固定层磁矩指向+x轴方向，输出Y₃的结构如图5(d)所示。

另外，输入端In4和In5都是输入1，因此，在图5中四个择少逻辑门的In4和In5输入端中，磁体的磁矩都固定指向+x轴方向。将图5所示的四个电路按图2所示的方式连接在一起组成完整的2-4线译码器。

(4)2-4线译码器信号控制流程

MTJ自由层磁矩的转换时间以及ASL器件信号传输延迟时间一般为纳秒级。MTJ的工作电压一般小于1V，而ASL的工作电压一般为毫伏级。因此，为说明问题的方便，假设每种信号的持续时间为2ns，加在MTJ上的电压幅度为0.1V，加在ASL器件上的电压幅度为5mV。

要让2-4线译码器能正常工作，需要给电路加上适当的控制信号，其输入信号和工作电压先后顺序如图6所示。由图6可看出：

在0～2ns期间，让S、A₁和A₀端上的电压V_MTJ为-0.1V，即在S、A₁和A₀端上加上一个负电压。此时，流过MTJ的电流方向自下而上，使得MTJ自由层磁矩方向与固定层磁矩方向一致，这一过程可称为复位。这个电压V_MTJ是一个复位信号，用来实现输入端磁矩的复位。同时，加在ASL上的工作电压V_ASL＝0V，择少逻辑门不工作。

在2～4ns期间，S和A₀端上的电压为零，而A₁端上的电压是0.1V。此时，与S和A₀端相连的MTJ自由层磁矩方向不变，与固定层磁矩方向相同，而与A₁端相连的MTJ自由层磁矩方向与固定层磁矩方向相反。

在2～4ns期间，S、A₁和A₀端上电压的高低共有8种组合情况，代表着2-4线译码器3个输入端的8种输入情况，图6中仅展现表1中输入为“010”的这一种情况。同时，加在ASL上的工作电压V_MTJ依然为0V，择少逻辑门不工作。

在4～6ns期间，S、A₁和A₀端上的工作电压V_MTJ＝0V，此时MTJ自由层磁矩方向都保持不变，为择少逻辑门提供输入信号。而加在ASL上的电压V_ASL＝5mV，择少逻辑门开始工作，按5个输入端的磁矩方向来决定输出端磁矩方向。在本图的情况下，输出Y₀、Y₁和Y₃的磁矩都指向-x轴方向，而输出Y₂的磁矩指向+x轴方向，实现了译码功能。

在6～8ns期间，S、A₁和A₀端上的电压V_MTJ＝-0.1V，ASL上的电压V_ASL＝0V，重复0～2ns期间的过程，对输入端磁矩进行复位。

以上所述的实施例仅仅是对本发明的优选实施方式进行描述，并非对本发明的范围进行限定，在不脱离本发明设计精神的前提下，本领域普通技术人员对本发明的技术方案做出的各种变形和改进，均应落入本发明权利要求书确定的保护范围内。