阅读说明：本技术 减少金属栅极的回蚀刻中的图案负载 (Reducing pattern loading in metal gate etch back ) 是由 张博钦 吴伟豪 林立德 林斌彦 于 2018-11-22 设计创作，主要内容包括：一种方法包括去除伪栅极以在栅极间隔件之间留下沟槽,形成延伸到沟槽中的栅极电介质,在栅极电介质上方沉积金属层,其中,金属层包括延伸到沟槽中的部分,将填充区沉积到沟槽中,其中,金属层具有位于填充区的相对侧上的第一垂直部分和第二垂直部分,回蚀刻金属层,其中,填充区至少比金属层凹进得更少,以及金属层的部分的剩余部分形成栅电极,将介电材料沉积到沟槽中,并且实施平坦化以去除介电材料的多余部分。介电材料的位于沟槽中的部分在栅电极上方形成介电硬掩模的至少部分。本发明的实施例涉及减少金属栅极的回蚀刻中的图案负载。(A method includes removing a dummy gate to leave a trench between gate spacers, forming a gate dielectric extending into the trench, depositing a metal layer over the gate dielectric, wherein the metal layer includes a portion extending into the trench, depositing a fill region into the trench, wherein the metal layer has a first vertical portion and a second vertical portion on opposite sides of the fill region, etching back the metal layer, wherein the fill region is at least less recessed than the metal layer, and a remaining portion of the metal layer forms the gate electrode, depositing a dielectric material into the trench, and performing planarization to remove an excess portion of the dielectric material. The portion of the dielectric material located in the trench forms at least part of a dielectric hard mask over the gate electrode. Embodiments of the invention relate to reducing pattern loading in an etch-back of a metal gate.)

减少金属栅极的回蚀刻中的图案负载

技术领域

本发明的实施例涉及减少金属栅极的回蚀刻中的图案负载。

背景技术

在用于鳍式场效应晶体管(FinFET)的金属栅极和相应栅极接触插塞的形成中，金属栅极通常是凹进的，并且将硬掩模填充到由于金属栅极的凹进而形成的凹槽中。后续去除硬掩模的一些部分以形成接触开口，其中，通过该接触开口暴露金属栅极。形成栅极接触插塞以连接至金属栅极。

硬掩模的凹进导致金属栅极损失，这需要金属栅极形成为高于其最终的高度，以便补偿损失的高度。金属栅极的高度增加导致用于形成金属栅极的间隙填充困难。而且，硬掩模的凹进经受硬掩模的蚀刻中的图案负载效应，并且图案负载效应导致一些金属栅极比其他金属栅极凹进得更多。例如，晶圆/管芯中的晶体管可以包括短沟道晶体管、中沟道晶体管和/或长沟道晶体管。当同时蚀刻短沟道晶体管、中沟道晶体管和/或长沟道晶体管的金属栅极时，图案负载效应可能导致长沟道晶体管的金属栅极比中沟道晶体管的金属栅极凹进得更多，并且中沟道晶体管的金属栅极比短沟道晶体管的金属栅极凹进得更多。

发明内容

本发明的实施例提供了一种形成半导体器件的方法，包括：去除第一伪栅极以在第一栅极间隔件之间留下第一沟槽；形成延伸到所述第一沟槽中的第一栅极电介质；在所述第一栅极电介质上方沉积金属层，其中，所述金属层包括延伸到所述第一沟槽中的第一部分；将填充区沉积到所述第一沟槽中，其中，所述金属层具有位于所述填充区的相对侧上的第一垂直部分和第二垂直部分；回蚀刻所述金属层，其中，所述填充区至少比所述金属层凹进得更少，并且其中，所述金属层的所述第一垂直部分的剩余部分形成栅电极；将介电材料沉积到所述第一沟槽中；以及实施平坦化以去除所述第一沟槽外部的所述介电材料的多余部分，其中，所述介电材料的位于所述第一沟槽中的部分在所述栅电极上方形成介电硬掩模的至少部分。

本发明的另一实施例提供了一种形成半导体器件的方法，包括：形成延伸到沟槽中的栅极电介质，其中，所述沟槽位于相对的栅极间隔件之间；在所述栅极电介质上方沉积功函层；在所述功函层上沉积填充区，其中，所述填充区完全填充所述沟槽；实施平坦化以去除所述功函层和所述填充区的多余部分，以形成包括所述功函层的金属栅极；回蚀刻所述金属栅极，其中，在所述回蚀刻中不蚀刻所述填充区；去除所述填充区；以及在所述沟槽中且在回蚀刻的所述金属栅极上方形成介电硬掩模。

本发明的又一实施例提供了一种半导体器件，包括：半导体区；栅极间隔件，位于所述半导体区上方；栅极电介质，位于所述半导体区上；栅电极，位于所述栅极电介质上方且位于所述栅极间隔件之间；其中，所述栅电极包括形成盆的金属层；介电硬掩模，包括位于所述栅电极上方的第一部分；以及栅极接触插塞，延伸到所述介电硬掩模中，其中，所述栅极接触插塞包括：第一部分，高于所述栅电极的顶面；以及第二部分，延伸到所述栅电极中，其中，所述栅电极包括与所述栅极接触插塞的所述第二部分的相对侧壁接触的第一垂直部分和第二垂直部分。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1至图4、图5A、图5B和图6至图17是根据一些实施例的形成具有不同的沟道长度(栅极宽度)的鳍式场效应晶体管(FinFET)的中间阶段的立体图和截面图。

图18至图25是根据一些实施例的形成具有不同栅极宽度的FinFET的中间阶段的立体图和截面图。

图26和图27分别是根据一些实施例的FinFET的替换栅极的截面图和顶视图。

图28示出根据一些实施例的用于形成具有不同栅极宽度的FinFET的工艺流程。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上方”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

根据各个示例性实施例提供了晶体管及其形成方法。根据一些实施例示出形成晶体管的中间阶段。讨论了一些实施例的一些变化。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。在所示实施例中，使用鳍式场效应晶体管(FinFET)的形成作为实例来解释本发明的概念。平面晶体管还可以采用本发明的概念。

图1至图17示出根据本发明的一些实施例的形成FinFET的中间阶段的截面图和立体图。图1至图17中示出的步骤还在图25中示出的工艺流程500中示意性地示出。图1至图6示出形成半导体鳍、伪栅极堆叠件、源极和漏极区、接触蚀刻停止层(CESL)、层间电介质(ILD)等。短沟道晶体管、中沟道晶体管和长沟道晶体管可以采用图1至图6所示的工艺，并且晶体管可以是p型或n型。

图1示出初始结构的立体图。初始结构包括晶圆10，其中，晶圆10进一步包括衬底20。衬底20可以是半导体衬底，其中，半导体衬底可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底20可以掺杂有p型杂质或n型杂质。诸如浅沟槽隔离(STI)区的隔离区22可以形成为从衬底20的顶面延伸到衬底20中。衬底20的位于相邻的STI区22之间的部分称为半导体条24。根据一些示例性实施例，半导体条24的顶面和STI区22的顶面可以大致彼此齐平。根据本发明的一些实施例，半导体条24是原始衬底20的部分，并且因此半导体条24的材料与衬底20的材料相同。根据本发明的可选实施例，半导体条24是通过蚀刻衬底20的位于STI区22之间的部分以形成凹槽，并且实施外延以在凹槽中再生长另一半导体材料而形成的替换条。因此，半导体条24由与衬底20不同的半导体材料形成。根据一些示例性实施例，半导体条24由硅锗、硅碳或Ⅲ-Ⅴ化合物半导体材料形成。

STI区22可以包括衬垫氧化物(未示出)，其可以是通过衬底20的表面层的热氧化而形成的热氧化物。衬垫氧化物还可以是使用例如原子层沉积(ALD)、高密度等离子体化学汽相沉积(HDPCVD)或化学汽相沉积(CVD)形成的所沉积的氧化硅层。STI区22还包括位于衬垫氧化物上方的介电材料，其中，可以使用可流动化学汽相沉积(FCVD)、旋涂等形成介电材料。

参考图2，凹进STI区22，从而使得半导体条24的顶部比STI区22的剩余部分的顶面22A突出得更高，以形成突出的鳍24’。相应工艺在图28所示的工艺流程500中示出为工艺502。可以使用干蚀刻工艺实施该蚀刻，其中，使用NF₃和NH₃的混合物或HF和NH₃的混合物作为蚀刻气体。在蚀刻工艺期间，可以生成等离子体。还可以包括氩气。根据本发明的可选实施例，使用湿蚀刻工艺实施凹进STI区22。例如，蚀刻化学品可以包括HF溶液。

参考图3，在(突出的)鳍24’的顶面和侧壁上形成伪栅极堆叠件30。相应工艺还在图28所示的工艺流程500示出为工艺502。伪栅极堆叠件30可以包括伪栅极电介质32和位于伪栅极电介质32上方的伪栅电极34。例如，可以使用多晶硅来形成伪栅电极34，但是还可以使用其他材料。伪栅极堆叠件30的每个还可以包括位于伪栅电极34上方的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧化硅、碳氮化硅或它们的多层形成。伪栅极堆叠件30可以横跨在单个或多个突出的鳍24’和/或STI区22上方。伪栅极堆叠件30的纵向方向垂直于突出鳍24’的纵向方向。

接下来，在伪栅极堆叠件30的侧壁上形成栅极间隔件38。根据本发明的一些实施例，栅极间隔件38由诸如氮化硅、碳氮化硅等的介电材料形成并且可以具有单层结构或包括多个介电层的多层结构。根据本发明的一些实施例，栅极间隔件38由氮化硅、碳氮氧化硅等形成。栅极间隔件38的厚度可小于约10nm。

然后实施蚀刻步骤(在下文中称为源极/漏极凹进)以蚀刻突出鳍24’的未被伪栅极堆叠件30和栅极间隔件38覆盖的部分，从而产生图4所示的结构。该凹进可以是各向异性的，并且因此鳍24’的直接位于伪栅极堆叠件30和栅极间隔件38下方的部分受到保护并且不被蚀刻。根据一些实施例，凹进的半导体条24的顶面低于STI区22的顶面22A。因此，在STI区22之间形成凹槽40。凹槽40位于伪栅极堆叠件30的相对两侧上。

接下来，通过在凹槽40中选择性地生长半导体材料而形成外延区(源极/漏极区)42，从而产生图5A中的结构。相应工艺在图28所示的工艺流程500中示出为工艺504。根据一些示例性实施例，外延区42包括硅锗或硅。根据产生的FinFET是p型FinFET还是n型FinFET，随着外延的进行可以原位掺杂p型或n型杂质。例如，当产生的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、SiB等。相反地，当产生的FinFET是n型FinFET时，可以生长硅磷(SiP)或硅碳磷(SiCP)等。根据本发明的可选实施例，外延区42由诸如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、它们的组合或它们的多层的Ⅲ-Ⅴ族化合物半导体形成。在外延区42完全填充凹槽40之后，外延区42开始水平扩展，并且可以形成小平面。

在外延步骤之后，外延区42可以进一步注入有p型杂质或n型杂质以形成源极和漏极区，其中，使用参考标号42表示源极和漏极区。根据本发明的可选实施例，当在形成源极/漏极区的外延期间，利用p型杂质或n型杂质原位掺杂外延区42时，跳过注入步骤。外延源极/漏极区42包括形成在STI区22中的下部和形成在STI区22的顶面上方的上部。

图5B示出根据本发明的可选实施例形成源极/漏极区42。根据这些实施例，不凹进如图3所示的突出的鳍24’，并且在突出的鳍24’上生长外延区41。外延区41的材料可以类似于图5A中所示的外延半导体材料42的材料，这取决于所产生的FinFET是p型FinFET还是n型FinFET。因此，源极/漏极42包括突出的鳍24’和外延区41。可以实施注入以注入n型杂质或p型杂质。

图6示出在形成接触蚀刻停止层(CESL)46和层间电介质(ILD)48之后的结构的立体图。相应工艺在图28所示的工艺流程500中示出为工艺506。可以省略CESL 46。根据本发明的一些实施例，并且当形成CESL 46时，CESL 46可以由氮化硅、碳氮化硅等形成。根据本发明的一些实施例，CESL 46中可以没有氧。例如，可以使用诸如ALD或CVD的共形沉积方法来形成CESL 46。ILD 48可以包括使用例如FCVD、旋涂、CVD或另一沉积方法形成的介电材料。ILD 48也可以由诸如正硅酸乙酯(TEOS)氧化物、等离子体增强的CVD(PECVD)氧化物(SiO₂)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等的氧化硅基的含氧介电材料形成。可以实施诸如化学机械抛光(CMP)工艺或机械研磨工艺的平坦化工艺以使ILD 48、伪栅极堆叠件30和栅极间隔件38的顶面彼此齐平。

图7示出分别在器件区100、200、300和400中形成n型FinFET短沟道FinFET、p型FinFET短沟道FinFET、中沟道FinFET和长沟道FinFET的初始结构的截面图。图7中示出的所示FinFET区的每个的截面图可以对应于从包括图6中的线A-A的垂直平面获得的截面图。可以在图1至图6中找到图7所示的区域100、200、300和400中的每个器件的形成细节。器件区100、200、300和400中的部件对应于图6所示的部件，除了图6中的一些部件标号增加数字“100”、“200”、“300”或“400”以将这些部件彼此区分开。例如，器件区100中的伪栅极堆叠件130包括与图6中的伪栅极电介质32、伪栅电极34和硬掩模36相对应的伪栅极电介质132、伪栅电极134和硬掩模136。分别在器件区100、200、300和400中形成源极/漏极区142、242、342和442。而且，分别在器件区100、200、300和400中形成栅极间隔件138、238、338和438。

线22A示出为表示STI区22的顶面的层级(图7)。半导体鳍124’、224’、324’和424’比顶面22A突出得更高。器件区100、200、300和400中的FinFET的沟道长度(栅极宽度)分别是L1、L2、L3和L4。根据本发明的一些实施例，假设L1＝L2<L3<L4。根据本发明的一些实施例，短沟道FinFET的栅极长度L1和L2小于约17nm。中沟道FinFET的栅极长度L3在介于约38nm和约50nm之间的范围内。长沟道FinFET的栅极长度L4在介于约90nm和约260nm之间的范围内。应当理解，栅极是长沟道栅极、中沟道栅极还是短沟道栅极是相对的，并且栅极长度的范围可以与前述不同。

接下来，去除伪栅极堆叠件130、230、330和430，分别形成开口151、251、351和451，并且产生的结构如图8所示。相应工艺在图28所示的工艺流程500中示出为工艺508。突出的半导体鳍124’、224’、324’和424’的顶面和侧壁可以分别暴露于开口151、251、351和451。

接下来，参考图9，分别在器件区100、200、300和400中形成(替换)栅极介电层152、252、352和452。相应工艺在图28所示的工艺流程500中示出为工艺510。栅极介电层152、252、352和452分别延伸到开口151、251、351和451(图8)中。根据本发明的一些实施例，栅极介电层152、252、352和452包括界面层(IL)154、254、354和454作为其对应的下部。在突出的鳍的暴露表面上形成IL 154、254、354和454。IL 154、254、354和454可以包括通过突出的鳍124’、224’、324’和424’的热氧化、化学氧化工艺或沉积工艺形成的诸如氧化硅层的氧化物层。可以在共同的工艺中同时形成IL 154、254、354和454。

栅极介电层152、252、352和452还可以包括形成在相应的IL上方的高k介电层156、256、356和456。高k介电层156、256、356和456可以包括诸如氧化铪、氧化镧、氧化铝、氧化锆、氮化硅等的高k介电材料。高k介电材料的介电常数(k值)高于3.9，并且可高于约7.0。高k介电层156、256、356和456形成为共形层，并且在突出的鳍124’、224’、324’和424’的侧壁以及相应的栅极间隔件138、238、338和438的侧壁上延伸。根据本发明的一些实施例，使用ALD或CVD形成高k介电层156、256、356和456。可以在共同的工艺中同时形成高k介电层156、256、356和456。

图9至图11示出形成一些金属层，其中，这些金属层形成替换金属栅极的部分。相应工艺在图28所示的工艺流程500中示出为工艺512。所示金属层可以包括功函层，其中，功函层的功函数影响相应FinFET的阈值电压。金属层可以包括或不包括位于功函层下面和/或上方的非功函金属层，其中，非功函金属层的功函数不影响所产生的FinFET的阈值电压。例如，金属层可以包括位于功函层上方的钨层，并且钨层是非功函层。在所示实施例中呈现的金属层仅是实例，并且可以采用金属层的不同组合。而且，根据其他实施例，每个所示金属层可以或可以不延伸到任何器件区100、200、300、400中。

在图9至图11中，形成堆叠的金属层58(图11)。可以基于相应的FinFET是n型FinFET还是p型FinFET来选择堆叠的金属层58中的每层的材料。堆叠的金属层58可以包括层58A、58B和58C，它们单独地和组合地称为金属层58。例如，当FinFET是n型FinFET时，堆叠的金属层58中的功函层可以包括TaN层和位于TaN层上方的钛铝(TiAl)层。当FinFET是p型FinFET时，堆叠的金属层58中的功函层可以包括TaN层、位于TaN层上方的TiN层和位于TiN层上方的TiAl层。功函层还可包括TiAlC、TaSiC等。功函层和扩散阻挡层中的每个的厚度可以小于约5nm，例如，在约1nm和约5nm之间。根据本发明的一些实施例，使用诸如ALD或CVD的共形沉积方法实施堆叠的金属层58，从而使得堆叠的金属层58(和每个子层)的垂直部分的厚度和水平部分的厚度彼此相等或大致相等，例如，水平部分和垂直部分的厚度之间的差异小于水平部分的厚度的约20％或10％。在后续的讨论中，不单独讨论层58A、58B和58C的材料和形成方法。

参考图9，在器件区200中形成可以是功函层的第一金属层58A。形成工艺可以包括毯式形成金属层58A，以及例如通过光刻工艺从器件区100、300和400去除金属层58A。

图10示出沉积金属层58B。金属层58B延伸到开口151、251、351和451中，并且覆盖金属层58A。根据本发明的一些实施例，开口151、251、351和451中的每个具有未填充的部分。

图11示出沉积金属层58C。根据本发明的一些实施例，完全填充剩余的开口151和251。控制该工艺，从而使得一旦完全填充开口151和251就停止沉积金属层58C。在所示实例中，由于开口251比开口151更早填充，所以一旦完全填充开口151，就停止沉积金属层58C。将过填充选择为尽可能小(提供工艺裕度以确保完全填充开口151和251)。当停止沉积金属层58C时，开口351和451仍然具有未填充的部分。根据本发明的一些实施例，在完全填充开口151之后，当停止沉积时，小于5nm(或小于2nm)厚的金属层58C沉积为过填充。

接下来，参考图12，沉积填充层60以填充开口351和451(图11)的剩余部分。相应工艺在图28所示的工艺流程500中示出为工艺514。根据本发明的一些实施例，填充层60由介电材料形成，其中，该介电材料不同于栅极间隔件138/238/338/438和ILD 48的材料，并且可能不同于CESL 46的材料(可能与CESL 46的材料相同)。例如，填充层60可以由氮化硅、氧化硅、碳氮化硅等形成。填充层60也可以由多晶硅、非晶硅等形成。

图13示出去除堆叠的金属层58的多余部分的平坦化工艺。相应工艺在图28所示的工艺流程500中还示出为工艺514。平坦化工艺可以是化学机械抛光(CMP)工艺或机械研磨工艺。可以使用ILD 48作为停止层来实施平坦化。根据可选实施例，使用高k介电层156/256/356/456的水平部分作为停止层来实施平坦化，并且因此在平坦化工艺之后，高k介电层的水平部分可以具有一些剩余部分。作为平坦化的结果，如图13所示，形成替换(金属)栅电极164、264、364和464，其中，替换(金属)栅电极164、264、364和464分别包括位于器件区100、200、300和400中的金属层58的剩余部分158、258、358和458。在整个说明书中，替换栅电极164、264、364和464与相应的下面的栅极介电层152、252、352和452组合分别称为替换栅极堆叠件166、266、366和466。填充层60的剩余部分称为填充区360和460。填充区460比填充区360更宽，其中，宽度W4大于宽度W3。根据本发明的一些实施例，填充区360的宽度W3在介于约15nm和约40nm之间的范围内，并且填充区460的宽度W4在介于约70nm和约245nm之间的范围内。

图14示出回蚀刻替换栅极堆叠件166、266、366和466。相应工艺在图28所示的工艺流程500中示出为工艺516。在回蚀刻中，回蚀刻高k栅极介电层156、256、356和456。此外，回蚀刻替换栅电极164、264、364和464。因此，相应工艺也称为替换栅电极164、264、364和464的回蚀刻。根据本发明的一些实施例，使用攻击替换栅电极164、264、364和464(以及高k介电材料和其上的金属)，并且不攻击栅极间隔件138/238/338/438、ILD 48和填充区360和460的化学品实施回蚀刻。根据本发明的一些实施例，使用氯基的工艺气体实施回蚀刻。例如，可以使用Cl₂和BCl₃的混合物实施回蚀刻。氯基的气体具有高蚀刻选择性值，其中，蚀刻选择性是替换栅电极164/264/364/464的蚀刻速率与填充区360和460的蚀刻速率的比率。例如，蚀刻选择性可以大于约25或更高(诸如大于约50)。

根据本发明的一些实施例，由于形成填充区360和460，其占据将由金属栅极占据的空间，蚀刻区的栅极宽度(在沟道长度方向上测量)在整个器件区100、200、300和400中更均匀。例如，如图14所示，假设栅极宽度L1等于L2，器件区100、200、300和400中的蚀刻区的宽度都等于或接近于L1。因此，至少减少并且可以大致消除回蚀刻中的图案负载效应。在回蚀刻之后，栅极堆叠件166、266、366和466的顶面大致齐平。作为回蚀刻的结果，将栅极堆叠件166、266、366和466的顶面凹进深度D1，其中，深度D1大于约60nm，并且可以在介于约60nm和约80nm之间的范围内。D1/H1的比率可以在介于约0.6和约0.8之间的范围内。

根据本发明的一些实施例，当剩余的栅极堆叠件366和466的顶面高于填充区360和460的底部时，停止回蚀刻。根据本发明的一些实施例，当剩余的栅极堆叠件366和466的顶面与填充区360和460的底部大致齐平(略有工艺裕度)时，停止回蚀刻，从而使得填充区360和460不会塌陷。在回蚀刻之后，填充区360和460的顶面与ILD 48的顶面处于大致相同的层级。

图15示出沉积介电材料68。相应工艺在图28所示的工艺流程500中示出为工艺518。根据其中填充区360和460由诸如多晶硅或非晶硅的非介电材料形成的一些实施例，在沉积介电材料68之前，首先在蚀刻工艺中去除填充区360和460。根据其中填充区360和460由介电材料形成的一些实施例，可以通过蚀刻去除填充区360和460，或可以保持不去除，并且在填充区360和460上沉积介电材料68。因此，使用虚线示出填充区360和460以指示它们可以被替换或可以不被替换。介电材料68可以由氮化硅、氧化硅、碳氮化硅等形成。形成方法可以包括等离子体增强化学汽相沉积、CVD、ALD等。介电材料68和填充区360和460可以具有或不具有可区分的界面，而不管它们是由相同还是不同的材料形成。此外，介电材料68可以由与填充区360和460相同的介电材料或不同的材料形成。

如图16所示，然后实施诸如CMP工艺或机械抛光工艺的平坦化工艺，以去除介电材料68的多余部分，产生硬掩模170、270、370和470。相应工艺在图28所示的工艺流程500中示出为工艺520。根据本发明的一些实施例，硬掩模170和270由均质材料形成。在所示的截面图中，硬掩模370和470可以分别包括或不包括剩余部分360和460。硬掩模370和470还分别包括介电材料68的剩余介电部分368和468。根据本发明的一些实施例，部分360和460的底部向下突出至低于介电部分368和468的底面的层级。而且，金属层358和458形成盆，其中，部分360和460延伸到盆中。

图17示出形成接触插塞172、272、372和472。相应工艺在图28所示的工艺流程500中示出为工艺522。形成工艺包括蚀刻硬掩模170、270、370和470以形成接触开口，用导电材料(诸如金属)填充开口，并且实施平坦化工艺。源极/漏极接触插塞174、274、374和474以及硅化物区176、276、376和476也形成为分别连接至源极/漏极区142、242、342和442。

栅极接触插塞172、272、372和472以及源极/漏极接触插塞174、274、374和474可以由诸如钨、钴、铝等的金属形成。每个接触插塞可以包括由例如氮化钛、氮化钽、钛、钽等形成的阻挡层，以及位于阻挡层上方的金属。形成硅化物区176、276、376和476以及源极/漏极接触插塞174、274、374和474可以包括蚀刻ILD 48和CESL 46以形成接触开口，沉积诸如钛或钴的共形金属层，形成诸如氮化钛的金属氮化物层，并且实施退火以形成硅化物区176、276、376和476。剩余的接触开口填充有金属，并且在金属下面可能存在另一金属氮化物层。因此，形成短沟道FinFET 181和281、中沟道FinFET 380和长沟道FinFET 480。

栅极接触插塞372包括比替换栅电极364的顶面更高的部分372B，以及向下突出到由栅电极364形成的盆中的突出部分372A。由栅电极364的顶部形成的环完全环绕突出部分372A。栅极接触插塞472包括比替换栅极电极464的顶面更高的部分472B，以及向下突出到由栅电极464形成的盆中的突出部分472A。由栅电极464的顶部形成的环完全环绕突出部分472A。

图17还示出ILD 78和接触插塞80。ILD 78可以由选自与ILD 48相同的候选材料组的材料形成。ILD 78也可以由与硬掩模170、270、370和470不同的材料形成。接触插塞80形成在ILD 78中以连接至下面的栅极接触插塞和源极/漏极接触插塞。

如图17所示，突出部分372A具有深度D2和宽度W2。根据本发明的一些实施例，深度D2在介于约10nm和约20nm之间的范围内。宽度W2在介于约30nm和约40nm之间的范围内。高宽比D2/W2可以在介于约0.25和约0.67之间的范围内。突出部分472A具有深度D3和宽度W3。根据本发明的一些实施例，深度D3在介于约10nm和约20nm之间的范围内。宽度W3在介于约240nm和约245nm之间的范围内。高宽比D3/W3可以在介于约0.04和约0.08之间的范围内。高宽比D2/W2大于高宽比D3/W3。此外，比率W3/W2大于1.0，并且可以大于约6。根据本发明的一些实施例，比率W3/W2可以在介于约6和约8.2之间的范围内。

图26示出FinFET 381或481的截面图，其中，示出图17中所示的相应部件。可以从图17中的平面交叉线26A-26A或线26B-26B获得该截面图。还示出接触插塞372或472(表示为372/472)。可以在鳍324’/424’的顶部上或在使用虚线标记的位置处形成接触插塞372/472。

图27示出根据本发明的一些实施例的FinFET 381或481的顶视图。观察到硬掩模370和470的硬掩模部分368/468环绕相应的硬掩模部分360和460。接触插塞372/472延伸到硬掩模370和470中，其中，硬掩模部分360/460具有位于接触插塞372/472的相对侧上的部分。此外，突出部分372A/472A的边缘和剩余硬掩模部分360/460的相应边缘与直线对准。

图18至图25示出根据本发明的一些实施例形成短沟道FinFET 181和281、中沟道FinFET 381和长沟道FinFET 481。除非另有声明，这些实施例中的组件的材料和形成方法与由图1至图17所示实施例中的相同参考标号表示的相同组件大致相同。因此，可以在图1至图17所示实施例的讨论中找到关于图18至图25所示组件的形成工艺和材料的细节。

根据一些实施例的形成工艺的初始步骤与图1至11中所示的大致相同。接下来，如图18所示，形成金属层82以延伸到开口351和451中。使用共形沉积方法形成金属层82，并且可以使用ALD、CVD等形成金属层82。金属层82可以由钨、钴等形成。根据本发明的一些实施例，金属层82的厚度可以小于约10nm，并且可以小于约5nm。图19示出形成填充层60，其中，填充层60填充开口351和451(图18)。

如图20所示，然后实施平坦化以去除位于ILD 48的顶面上方的材料的多余部分。由此形成替换栅电极164、264、364和464，它们分别是替换栅堆叠件166、266、366和466的部分。金属层82具有保留在器件区300和400中的部分382和482。金属层部分382和482形成栅电极364和464的部分。

图21示出回蚀刻栅极堆叠件166和266。根据本发明的一些实施例，在器件区300和400中形成图案化的光刻胶84，并且器件区100和200中的结构保持不受保护。蚀刻气体可以类似于参考图14所讨论的。如图22所示，在回蚀刻栅极堆叠件166和266之后，去除光刻胶84，并且形成光刻胶85以覆盖器件区100和200。然后回蚀刻栅极堆叠件366和466。根据本发明的一些实施例，蚀刻气体包括用于蚀刻高k介电层的气体(诸如BCl₃)，用于蚀刻金属层158、258、358和458的气体(诸如Cl₂)，以及用于蚀刻金属层382和482的气体(诸如NF₃)。结果，凹进栅极堆叠件366和466。应当理解，金属层382和482的每个顶面可以高于、齐平于或低于相应金属层358和458的顶面。留下未去除的填充区360和460。

图23示出形成介电材料68。介电材料68的材料可以选自上述材料，并且可以与填充区360和460的材料相同或不同。而且，可以用介电材料68替换填充区360和460或不用介电材料68替换填充区360和460。

然后实施平坦化工艺以去除介电材料68的多余部分，如图24所示，留下硬掩模170、270、370和470。硬掩模370包括可以由相同或不同的材料形成的部分360和368。硬掩模470包括可以由相同或不同的材料形成的部分460和468。无论部分360和368(以及部分460和468)由相同材料还是不同材料形成，当未替换部分360和368(以及部分460和468)时，它们之间可以存在可区分的界面。

如图25所示，然后形成接触插塞172、272、372、472、174、274、374和474和硅化物区176、276、376和476。并且因此形成短沟道FinFET 181和281、中沟道FinFET 381和长沟道FinFET 481。图26和图27分别示出图25所示结构的截面图和顶视图，其中，金属层382和482以虚线示出以指示它们可能存在或不存在。图25还示出形成包括ILD 78和接触插塞80的剩余部件。

如图25所示，突出部分372A具有深度D2’和宽度W2’。根据本发明的一些实施例，深度D2’在介于约5nm和约15nm之间的范围内。宽度W2’在介于约20nm和约30nm之间的范围内。高宽比D2’/W2’可以在介于约0.17和约0.75之间的范围内。突出部分472A具有深度D3’和宽度W3’。根据本发明的一些实施例，深度D3’在介于约5nm和约15nm之间的范围内。宽度W3’在介于约230nm和约235nm之间的范围内。高宽比D3’/W3’可以在介于约0.02和约0.07之间的范围内。高宽比D3’/W3’小于高宽比D2’/W2’。此外，比率W3’/W2’大于1.0，并且可以大于约7.7。根据本发明的一些实施例，比率W3’/W2’可以在介于约7.7和约11.8之间的范围内。

在上述示例性实施例中，可以通过任何合适的方法图案化鳍。例如，可以使用一种或多种光刻工艺(包括双重图案化或多重图案化工艺)来图案化鳍。通常，双重图案化或多重图案化工艺结合了光刻和自对准工艺，允许创建具有例如比使用单一直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或芯轴来图案化鳍。

本发明的实施例具有一些有有利的特征。通过在回蚀刻金属栅极之前用填充区填充替换栅极，无论FinFET的沟道长度的差异如何，经受蚀刻的替换栅极的部分的宽度更均匀。因此，减小金属栅极的回蚀刻中的图案负载效应。

根据本发明的一些实施例，一种方法包括去除伪栅极以在栅极间隔件之间留下沟槽，形成延伸到沟槽中的栅极电介质，在栅极电介质上方沉积金属层，其中，金属层包括延伸到沟槽中的部分，将填充区沉积到沟槽中，其中，金属层具有位于填充区的相对侧上的第一垂直部分和第二垂直部分，回蚀刻金属层，其中，填充区至少比金属层凹进得更少，以及金属层的部分的剩余部分形成栅电极，将介电材料沉积到沟槽中，并且实施平坦化以去除介电材料的多余部分。介电材料的位于沟槽中的部分在栅电极上方形成介电硬掩模的至少部分。在实施例中，该方法还包括去除第二伪栅极以在第二栅极间隔件之间留下第二沟槽；以及形成延伸到第二沟槽中的第一栅极电介质，其中，金属层包括完全填充第二沟槽的第二部分。在实施例中，金属层的第一垂直部分的厚度大致等于第二沟槽中的金属层的第二部分的宽度的一半。在实施例中，填充区由非介电材料形成，并且该方法还包括在将介电材料沉积到第一沟槽中之前去除填充区。在实施例中，填充区包括非晶硅或多晶硅。在实施例中，在填充区上沉积介电材料。在实施例中，填充区由额外的介电材料形成。在实施例中，在回蚀刻金属层之后，栅电极具有盆的形状，并且盆包括：底部；侧壁部分，环绕填充区的底部。在实施例中，金属层包括功函层。在实施例中，金属层还包括位于功函层上方的非功函层。

根据本发明的一些实施例，一种方法包括：形成延伸到沟槽中的栅极电介质，其中，沟槽位于相对的栅极间隔件之间；在栅极电介质上方沉积功函层；在功函层上沉积填充区，其中，填充区完全填充沟槽；实施平坦化以去除功函层和填充区的多余部分，以形成包括功函层的金属栅极；回蚀刻金属栅极，其中，在回蚀刻中大致不蚀刻填充区；去除填充区；并且在沟槽中且在回蚀刻的金属栅极上方形成介电硬掩模。在实施例中，填充区包括介电材料。在实施例中，填充区包括多晶硅或非晶硅。在实施例中，当回蚀刻金属栅极时，还蚀刻栅极电介质的高k栅极介电部分。在实施例中，使用氯基蚀刻气体实施回蚀刻金属栅极。在实施例中，使用氟基蚀刻气体实施去除填充区。

根据本发明的一些实施例，一种器件包括半导体区；位于半导体区上方的栅极间隔件；位于半导体区上的栅极电介质；位于栅极电介质上方并且位于栅极间隔件之间的栅电极；其中，栅电极包括形成盆的金属层；介电硬掩模，包括位于栅电极上方的第一部分；以及栅极接触插塞，延伸到介电硬掩模中，其中，栅极接触插塞包括：比栅电极的顶面更高的第一部分；和延伸到栅电极中的第二部分，其中，栅电极包括与栅极接触插塞的第二部分的相对侧壁接触的第一垂直部分和第二垂直部分。在实施例中，介电硬掩模包括：第一介电材料；和第二介电材料，位于第一介电材料的相对侧上，其中，第一介电材料和第二介电材料具有可区分的界面，并且其中，在器件的顶视图中，第一介电材料和栅极接触插塞的第二部分与直线对准。在实施例中，第一介电材料和第二介电材料是不同的材料。在实施例中，介电硬掩模还包括延伸到盆中的第二部分，其中，介电硬掩模的第二部分包括与栅电极的第一垂直部分和第二垂直部分接触的相对侧壁。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。