阅读说明：本技术 垂直场效应晶体管(vfet)器件及其形成方法 (Vertical Field Effect Transistor (VFET) device and method of forming the same ) 是由 洪思焕 朴容喜 徐康一 于 2019-07-16 设计创作，主要内容包括：提供了垂直场效应晶体管(VFET)器件和形成器件的方法。该方法可包括：形成包括第一沟道区域和第二沟道区域的沟道区域；在衬底中形成第一腔；在第一腔中形成第一底部源极/漏极；在衬底中形成第二腔；以及在第二腔中形成第二底部源极/漏极。第一腔可以暴露第一沟道区域的下表面,第二腔可以暴露第二沟道区域的下表面。该方法还可以包括：在形成第一底部源极/漏极和第二底部源极/漏极之后,去除第一沟道区域和第二沟道区域之间的沟道区域的一部分,以将第一沟道区域与第二沟道区域分离。(Vertical Field Effect Transistor (VFET) devices and methods of forming devices are provided. The method can comprise the following steps: forming a channel region including a first channel region and a second channel region; forming a first cavity in a substrate; forming a first bottom source/drain in the first cavity; forming a second cavity in the substrate; and forming a second bottom source/drain in the second cavity. The first cavity may expose a lower surface of the first channel region, and the second cavity may expose a lower surface of the second channel region. The method may further comprise: after forming the first and second bottom source/drains, a portion of the channel region between the first and second channel regions is removed to separate the first channel region from the second channel region.)

垂直场效应晶体管(VFET)器件及其形成方法

相关申请的交叉引用

本申请要求于2018年7月16日在美国专利商标局(USPTO)提交的名称为“VTFET(CMOS)BOTTOM S/D FORMATION METHOD WITH INDEPENDENT CONTROL OF CHANNEL TO S/DPROXIMITY BETWEEN NMOS AND PMOS”(具有沟道对NMOS与PMOS之间的S/D邻近部的独立控制的VTFET(MOS)底部S/D形成方法)的美国临时申请No.62/698,568的优先权以及于2019年6月7日在美国专利商标局(USPTO)提交的名称为“VERTICAL FIELD-EFFECT TRANSISTOR(VFET)DEVICES AND METHODS OF FORMING THE SAME”(垂直场效应晶体管(VFET)器件及其形成方法)的美国申请No.16/434,211的优先权，其公开内容通过引用整体并入本文。

技术领域

本公开一般涉及电子领域，更具体地，涉及垂直场效应晶体管(VFET)器件。

背景技术

由于垂直场效应晶体管(VFET)器件的高可扩展性，已经研究了VFET器件的各种结构和制造工艺。具体地，已经研究了允许控制底部源极/漏极侧结重叠并在底部源极/漏极附近形成突变结的结构和制造工艺，以改善VFET器件的性能。

发明内容

根据本发明构思的一些实施例，形成垂直场效应晶体管(VFET)器件的方法可以包括：形成沟道区域，该沟道区域从衬底的上表面突出并且沿第一水平方向纵向延伸。沟道区域可以包括在第一水平方向上对齐的第一沟道区域和第二沟道区域，并且第一沟道区域和第二沟道区域可以分别与衬底的第一部分和第二部分重叠。该方法还可以包括：通过去除衬底的第一部分在衬底中形成第一腔；在衬底的第一腔中形成第一底部源极/漏极；通过去除衬底的第二部分在衬底中形成第二腔；以及在衬底的第二腔中形成第二底部源极/漏极。第一腔可以暴露第一沟道区域的下表面，并且第二腔可以暴露第二沟道区域的下表面。该方法还可以包括：在形成第一底部源极/漏极和第二底部源极/漏极之后，去除第一沟道区域和第二沟道区域之间的沟道区域的一部分以将第一沟道区域与第二沟道区域分离；以及在第一沟道区域的一侧形成第一栅极结构并且在第二沟道区域的一侧形成第二栅极结构。

根据本发明构思的一些实施例，形成垂直场效应晶体管(VFET)器件的方法可以包括：在衬底上形成沟道区域。沟道区域可以沿第一水平方向纵向延伸并且可以包括在第一水平方向上对齐的第一沟道区域和第二沟道区域。该方法还可以包括：在衬底中形成第一底部源极/漏极；在衬底中形成第二底部源极/漏极；在形成第一底部源极/漏极和第二底部源极/漏极之后，去除第一沟道区域和第二沟道区域之间的沟道区域的一部分以将第一沟道区域与第二沟道区域分离；以及在第一沟道区域的一侧形成第一栅极结构并且在第二沟道区域的一侧形成第二栅极结构。第一沟道区域可以与第一底部源极/漏极重叠，并且第二沟道区域可以与第二底部源极/漏极重叠。

根据本发明构思的一些实施例，形成垂直场效应晶体管(VFET)器件的方法可以包括：在衬底上形成N型场效应晶体管以及在衬底上形成P型场效应晶体管。N型场效应晶体管可以包括第一沟道区域、第一沟道区域和衬底之间的第一底部源极/漏极、第一沟道区域的一侧的第一栅极结构。第一沟道区域可以包括面向衬底的下表面，并且第一底部源极/漏极可以在与衬底的上表面垂直的垂直方向上将第一沟道区域的整个下表面与衬底分离。P型场效应晶体管可以包括第二沟道区域、第二沟道区域和衬底之间的第二底部源极/漏极、第二沟道区域的一侧的第二栅极结构。第二沟道区域可以包括面向衬底的下表面，并且第二底部源极/漏极可以在所述垂直方向上将第二沟道区域的整个下表面与衬底分离。

附图说明

图1至图15C是示出根据本发明构思的一些实施例的形成垂直场效应晶体管(VFET)器件的方法的视图。图1、图2、图3、图6、图9和图12是透视图，图4A、图5A、图7A、图8A、图10A、图11A、图13A、图14A和图15A中的每一个是沿其相应透视图的线I-I'截取的截面图，图4B、图5B、图7B、图8B、图10B、图11B、图13B、图14B和图15B中的每一个是沿其相应透视图的线II-II'截取的截面图，以及图4C、图5C、图7C、图8C、图10C、图11C、图13C、图14C和图15C中的每一个是沿其相应透视图的线III-III'截取的截面图。

图16和图17是示出根据本发明构思的一些实施例的形成VFET器件的方法的流程图。

具体实施方式

下面参考附图描述示例实施例。在不脱离本公开的精神和教导的情况下，许多不同的形式和实施例是可能的，因此本公开不应被解释为限于在此阐述的示例实施例。相反，提供这些示例实施例是为了使本公开彻底和完整，并且将本公开的范围传达给本领域技术人员。在附图中，为了清楚起见，可夸大层和区域的尺寸和相对尺寸。相同的附图标记始终表示相同的元件。

本文参考截面图或平面图描述了本发明构思的示例实施例，该截面图或平面图是理想化实施例以及示例实施例的中间结构的示意图示。因此，可以预期由于例如制造技术和/或公差导致的图示形状的变化。因此，本发明构思的示例实施例不应被解释为限于本文示出的特定形状，而是包括例如由制造导致的形状偏差。

图1至图15C是示出根据本发明构思的一些实施例的形成VEFT器件的方法的视图。具体地，图1、图2、图3、图6、图9和图12是透视图，图4A、图5A、图7A、图8A、图10A、图11A、图13A、图14A和图15A中的每一个是沿其相应透视图的线I-I'截取的截面图，图4B、图5B、图7B、图8B、图10B、图11B、图13B、图14B和图15B中的每一个是沿其相应透视图的线II-II'截取的截面图，以及图4C、图5C、图7C、图8C、图10C、图11C、图13C、图14C和图15C中的每一个是沿其相应透视图的线III-III'截取的截面图。

参考图1，该方法可以包括形成从衬底10的上表面10_S突出的沟道区域12。衬底10可以包括第一区域A和第二区域B。每个沟道区域12可以沿与衬底10的上表面10_S平行的第一方向D1(即，第一水平方向)纵向延伸，并且沟道区域12沿与衬底10的上表面10_S平行的第二方向D2(即，第二水平方向)彼此间隔开。每个沟道区域12可以包括在第一方向D1上对齐的第一沟道区域12A和第二沟道区域12B。第一沟道区域12A可以位于衬底10的第一区域A上并且可以与衬底10的一部分垂直地重叠。第二沟道区域12B可以位于衬底10的第二区域B上并且可以与衬底10的一部分垂直地重叠。在一些实施例中，第一方向D1垂直于第二方向D2。

在一些实施例中，形成沟道区域12可以包括在衬底10上形成掩模层14并使用掩模层14作为蚀刻掩模蚀刻衬底10以形成沟道区域12。因此，各个沟道区域12是衬底10的一部分。在一些实施例中，如图1所示，每个掩模层14可以具有沿第一方向D1延伸的线形，因此每个沟道区域12也可以具有沿第一方向D1延伸的线形。尽管图1示出了两个沟道区域12，但是应该理解，可以在衬底10上形成任何数量(例如，一个、两个、三个、四个或更多个)的沟道区域12。

衬底10可以包括一种或多种半导体材料，例如，Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC和/或InP。在一些实施例中，衬底10可以是体衬底(例如，体硅衬底)或绝缘体上半导体(SOI)衬底。

参考图2，可以在沟道区域12和衬底10上形成保护层16。在一些实施例中，保护层16可以沿沟道区域12的表面和衬底10的上表面10_S具有均匀的厚度，但是本发明构思不限于此。在一些实施例中，保护层16可以在沟道区域12的一侧上具有第一厚度，其厚于衬底10的上表面10_S上的保护层16的第二厚度。保护层16可以包括与衬底10不同的材料并且可以具有相对于衬底10的蚀刻选择性。例如，保护层16可以包括氮化硅层和/或氮氧化硅层。

参考图3，掩模膜20可以形成在衬底10的第二区域B上，并且可以暴露衬底10的第一区域A。保护层16的一部分位于衬底10的暴露的第一区域A上，并且可以使用掩模膜20作为掩模去除(例如，蚀刻)衬底10的一部分以在衬底10中形成第一腔21A。

图4A、图4B和图4C分别是根据本发明构思的一些实施例的沿图3的线I-I'、线II-II'和线III-III'截取的截面图。线I-I'和线II-II'平行于第二方向D2，并且线III-III'平行于第一方向D1。

参考图4A至图4C，第一腔21A可以形成在第一沟道区域12A的下表面12A_S与衬底10之间，因此第一沟道区域12A的下表面12A_S可以沿第三方向D3(例如，垂直方向)通过第一腔21A与衬底10间隔开。如图4A和图4C所示，第一腔21A可以暴露第一沟道区域12A的下表面12A_S。在一些实施例中，第一沟道区域12A的下表面12A_S和衬底10的上表面10_S可以处于相同的水平，如图4C所示。

在一些实施例中，第一腔21A可以形成在衬底10的第一区域A中，并且可以不延伸到衬底10的第二区域B中，如图4C所示。因此，第一沟道区域12A的整个下表面12A_S可以暴露于第一腔21A而不会使第一沟道区域12A塌陷，因为第一沟道区域12A在形成第一腔21A的同时连接到第二沟道区域12B。换句话说，第一沟道区域12A可以完全浮在衬底10上(即，第一沟道区域12A的整个下表面12A_S可以在第三方向D3上与衬底10间隔开)但是可以不塌陷，这是由于第一沟道区域12A连接到第二沟道区域12B，第二沟道区域12B连接到衬底10。在一些实施例中，保护层16可以在形成第一腔21的同时在包括第一沟道区域12A和第二沟道区域12B的沟道区域12的侧面上延伸，如图3至4C所示。因此，保护层16可以帮助第一沟道区域12A在形成第一腔21A的同时完全浮置而不会塌陷。

掩模膜20可以包括与保护层16不同的材料，并且可以具有相对于保护层16的蚀刻选择性。掩模膜20可以是例如光致抗蚀剂膜。

图5A、图5B和图5C分别是根据本发明构思的一些实施例的沿着图3的线I-I'、线II-II'和线III-III'截取的截面图。参考图5A、图5B和图5C，在通过去除衬底10的一部分形成第一腔21A的同时，可以去除第一沟道区域12A的下部，并且第一沟道区域12A的下表面12A_S可以处于在第三方向D3上比衬底10的上表面10_S高出第一距离X的水平高度。第一距离X是第三方向D3上第一沟道区域12A的下表面12A_S与衬底10的上表面10_S之间的距离。

参考图6，第一底部源极/漏极22A可以形成在第一腔21A中。在一些实施例中，第一底部源极/漏极22A可以通过使用衬底10的暴露表面作为种子层执行外延生长工艺来形成，该暴露表面限定第一腔21A的表面。应当理解，第一腔21A的表面的相对大的区域可以允许生长具有与外延生长工艺相关的较少缺陷的外延层。

还将理解的是，形成暴露第一沟道区域12A的整个下表面12A_S的第一腔21A允许第一沟道区域12A的整个下表面12A_S与第一底部源极/漏极22A重叠，从而在第一沟道区域12A和第一底部源极/漏极22A之间形成突变结。

在一些实施例中，两个第一沟道区域12A可以与单个第一底部源极/漏极22A重叠，如图6所示，并且单个第一底部源极/漏极22A可以被称为合并的第一底部源极/漏极22A。两个第一沟道区域12A中的每一个的整个下表面可以与合并的第一底部源极/漏极22A重叠，并且在一些实施例中，两个第一沟道区域12A中的每一个的整个下表面可以接触合并的第一底部源极/漏极22A。

图7A、图7B和图7C分别是根据本发明构思的一些实施例的沿着图6的线I-I'、线II-II'和线III-III'截取的截面图。参考图7A、图7B和图7C，第一沟道区域12A的下表面12A_S可以直接接触第一底部源极/漏极22A。在一些实施例中，第一沟道区域12A的整个下表面12A_S可以直接接触第一底部源极/漏极22A。此外，在一些实施例中，第一沟道区域12A的整个下表面12A_S可以与第一底部源极/漏极22A重叠，如图7A和图7C所示。在一些实施例中，第一底部源极/漏极22A可以包括具有整体结构的部分(例如，其中没有界面的结构)，并且第一沟道区域12A的整个下表面12A_S可以与具有整体结构的这部分重叠。

在一些实施例中，第一底部源极/漏极22A可以是N型场效应晶体管的底部源极/漏极，并且第一底部源极/漏极22A可以包括例如硅层。在一些实施例中，第一底部源极/漏极22A(例如，硅层)可以包括磷(P)作为掺杂剂。

图8A、图8B和图8C分别是根据本发明构思的一些实施例的沿着图6的线I-I'、线II-II'和线III-III'截取的截面图。参考图8A、图8B和图8C，第一底部源极/漏极22A可以包括从第一底部源极/漏极22A的上表面22A_S朝向第一沟道区域12A突出的第一突出部分22A_P。第一突出部分22A_P可以直接接触第一沟道区域12A的下表面12A_S。

在一些实施例中，第一腔21A和第一底部源极/漏极22A可以原位形成(例如，形成在单个处理腔室中)。例如，第一腔21A和第一底部源极/漏极22A可以在用于外延生长工艺的处理腔室中。第一腔21A可以通过使用HCl作为蚀刻气体和使用H₂气体作为载气的蚀刻工艺形成。例如，HCl气体可以以约100sccm(标准立方厘米每分钟)至约300sccm的流速供应，H₂气体可以以约20,000sccm至30,000sccm的流速供应，并且工艺温度可以在约700℃到约850℃的范围内。在一些实施例中，工艺温度可以在约700℃至约770℃的范围内。

在一些实施例中，第一腔21A可以在用于外延生长工艺的处理腔室中通过两步工艺形成。在两步工艺的第一步中，除了HCl气体和H₂气体之外，还可以供应GeH₄气体，以在衬底10上形成薄的SiGe层(例如，约10nm)。例如，GeH₄气体的流速可以在约5sccm至20sccm的范围内，并且第一步可以进行约30秒至60秒。在两步工艺的第二步中，可以在没有GeH₄气体的情况下供应HCl气体和H₂气体，并且第二步可以进行例如约60秒至120秒。在第一腔21A之后，第一底部源极/漏极22A可以通过改变处理气体和条件(例如，温度、压力)来形成在处理室中。

参考图9，可以在衬底10的第二区域B上执行与参考图3和图6讨论的处理类似的处理。可以在衬底10的第一区域A上形成掩模膜，并且可以通过去除保护层16的在衬底10的第二区域B上的一部分和衬底10的第二区域B的一部分来在衬底10的第二区域B中形成第二腔21B。随后，可以在第二腔21B中形成第二底部源极/漏极22B。在一些实施例中，第二底部源极/漏极22B可以仅形成在衬底10的第二区域B中。

应当理解，形成暴露第二沟道区域12B的整个下表面12B_S的第二腔21B可以允许第二沟道区域12B的整个下表面12B_S与第二底部源极/漏极22B重叠，因此可以形成第二沟道区域12B和第二底部源极/漏极22B之间的突变结。

在一些实施例中，第二底部源极/漏极22B可以是P型场效应晶体管的底部源极/漏极，第二底部源极/漏极22B可以包括例如硅锗层。在一些实施例中，第二底部源极/漏极22B(例如，硅锗层)可以包括硼(B)作为掺杂剂。

图10A、图10B和图10C分别是根据本发明构思的一些实施例的沿着图9的线I-I'、线II-II'和线III-III'截取的截面图。参考图10A、图10B和图10C，在形成第一底部源极/漏极22A之后形成第二腔21B，并且因此可以在形成第二腔21B的同时(即，在去除衬底10的第二区域B的一部分的同时)部分地去除第一底部源极/漏极22A(例如，第一底部源极/漏极22A的一侧)。因此，可以选择包括在第一底部源极/漏极22A中的材料以减少或可能防止在形成第二腔21B的同时去除第一底部源极/漏极22A。例如，当衬底10包括硅层时，可能希望形成包括硅层而不是硅锗层的第一底部源极/漏极22A，因为硅锗层容易在去除衬底10的硅层的一部分的同时被去除。

在一些实施例中，第二沟道区域12B的下表面12B_S可以直接接触第二底部源极/漏极22B。在一些实施例中，第二沟道区域12B的整个下表面12B_S可以直接接触第二底部源极/漏极22B，如图10B和图10C所示。此外，在一些实施例中，第二沟道区域12B的整个下表面12B_S可以与第二底部源极/漏极22B重叠，如图10B和图10C所示。

图11A、图11B和图11C分别是根据本发明构思的一些实施例的沿着图9的线I-I'、线II-II'和线III-III'截取的截面图。参考图11A、图11B和图11C，第二底部源极/漏极22B可以包括从第二底部源极/漏极22B的上表面22B_S朝向第二沟道区域12B突出的第二突出部分22B_P。第二突出部分22B_P可以直接接触第二沟道区域12B的下表面12B_S。

参考图12至图13C，可以去除沟道区域12的一部分以将第一沟道区域12A和第二沟道区域12B彼此分离。可以去除沟道区域12的部分，直到露出第一底部源极/漏极22A和第二底部源极/漏极22B。

图14A、图14B和图14C是在执行后续处理之后对应于图13A、图13B和图13C的截面图。参考图14A、图14B和图14C，可以去除保护层16和掩模层14以暴露第一沟道区域12A和第二沟道区域12B，并且可以在第一底部源极/漏极22A和第二底部源极/漏极22B之间形成隔离层38，以将第一底部源极/漏极22A和第二底部源极/漏极22B电隔离。隔离层38可以包括例如氧化硅、氮化硅和/或氮氧化硅。

此外，可以在第一底部源极/漏极22A和第二底部源极/漏极22B上形成绝缘层32，然后，可以在第一沟道区域12A的一侧上形成第一栅极结构34A并且可以在第二沟道区域12B的一侧上形成第二栅极结构34B。绝缘层32分别将第一底部源极/漏极22A和第二底部源极/漏极22B与第一栅极结构34A和第二栅极结构34B电隔离。绝缘层32可以包括氧化硅、氮化硅和/或氮氧化硅。

第一栅极结构34A和第二栅极结构34B中的每一个可以包括顺序堆叠在第一沟道区域12A和第二沟道区域12B的侧面上的多个层。第一栅极结构34A和第二栅极结构34B的多个层可以包括栅极绝缘体、功函数调节层、扩散阻挡层、蚀刻停止层和/或导电栅电极。

仍然参考图14A、图14B和图14C，可以在第一沟道区域12A上形成第一顶部源极/漏极36A，并且可以在第二沟道区域12B上形成第二顶部源极/漏极36B，使得第一晶体管40A和第二晶体管40B可以分别形成在衬底10的第一区域A和第二区域B上。在一些实施例中，可以通过使用第一沟道区域12A和第二沟道区域12B中的一个作为种子层执行外延生长工艺来形成第一顶部源极/漏极36A和第二顶部源极/漏极36B中的每一个。应当理解，可以使用各种方法中的任何一种来形成第一顶部源极/漏极36A和第二顶部源极/漏极36B。

图15A、图15B和图15C是在执行后续处理之后对应于图13A、图13B和图13C的截面图。可以执行与参考图14A、图14B和图14C讨论的处理类似的处理。第一底部源极/漏极22A可以包括在第三方向D3上具有第一厚度X的第一突出部分22A_P，并且第二底部源极/漏极22B可以包括在第三方向D3中具有第二厚度Y的第二突出部分22B_P。例如，第一厚度X和第二厚度Y中的每一个可以在0nm至约10nm的范围内。在一些实施例中，第一厚度X和第二厚度Y可以不同，如图15A和图15B所示。在一些实施例中，第一厚度X和第二厚度Y中的至少一个可以是非零的(即，大于零)。在一些实施例中，第一厚度X和第二厚度Y可以相同。

根据本文所述的形成VFET器件的方法，第一厚度X和第二厚度Y可以具有不同的值，因为第一腔21A和第二腔21B通过单独的工艺形成。例如，第一厚度X和第二厚度Y可以通过控制用于形成第一腔21A和第二腔21B的工艺条件(例如，蚀刻时间)来单独确定。因此，可以理解，通过考虑第一晶体管40A和第二晶体管40B的性能，可以分别控制第一晶体管40A和第二晶体管40B的底部源极/漏极侧结重叠。

根据本文所述的形成VFET器件的方法，第一沟道区域12A的整个下表面12A_S和第二沟道区域12B整个下表面12B_S分别与第一底部源极/漏极22A和第二底部源极/漏极22B重叠，因此，可以形成第一沟道区域12A和第一底部源极/漏极22A之间的突变结和第二沟道区域12B与第二底部源极/漏极22B之间的突变结。

参考图16，根据本发明构思的一些实施例的方法可以包括：在衬底10上形成沟道区域12(框110)(参见例如图1)；在衬底10中形成第一底部源极/漏极22A(框120)(参见例如图3至图8C)；在衬底10中形成第二底部源极/漏极22B(框130)(参见例如图9至11C)；形成第一沟道区域12A和第二沟道区域12B(框140)(参见例如图12至图13C)；以及形成第一栅极结构34A和第二栅极结构34B(框150)(参见例如图14A至图15C)。

参考图17，在一些实施例中，在衬底10中形成第一底部源极/漏极22A可以包括在衬底10中形成第一腔21A(框120-1)(参见例如图2至图5C)以及在第一腔21A中形成第一底部源极/漏极22A(框120-2)(参见例如图6至图8C)。在一些实施例中，在衬底10中形成第二底部源极/漏极22B可以包括在衬底10中形成第二腔21B(框130-1)并在第二腔21B中形成第二底部源极/漏极22B(框130-2)(参见例如图9至图11C)。

除非另外定义，否则这里使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。将进一步理解的是，诸如在常用词典中定义的那些术语应该被解释为具有与其在相关领域的上下文中的含义一致的含义，并且除非在本文中明确定义，否则将不被理解为理想化或过于正式的含义。

这里使用的术语仅用于描述特定实施例的目的，并不旨在限制本发明构思。如这里所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另有明确说明。将进一步理解，当在本说明书中使用时，术语“包括”、“包括……的”、“包含”和/或“包含……的”指定所述特征、步骤、操作、元件和/或组件的存在，但是不排除存在或添加一个或多个其他特征、步骤、操作、元素、组件和/或它们的组。

应当理解，本文提及“与元素B垂直重叠的元素A”(或类似语言)意味着存在与元素A和B两者相交的垂直线。

应当理解，尽管这里可以使用术语第一、第二等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元素与另一个元素区分开。因此，在不脱离本发明构思的教导的情况下，第一元件可以被称为第二元件。

还应注意，在一些替代实施方式中，本文的流程图框中提到的功能/动作可以不按照流程图中提到的顺序发生。例如，连续示出的两个框实际上可以基本上同时执行，或者这些框有时可以以相反的顺序执行，这取决于所涉及的功能/动作。此外，流程图和/或框图的给定框的功能可以分成多个框并且/或者流程图和/或框图的两个或更多个框的功能可以至少部分地集成。最后，可以在所示的框之间添加/***其他框，并且/或者可以省略框/操作，而不脱离本发明构思的范围。

以上公开的主题应被认为是说明性的而非限制性的，并且所附权利要求旨在覆盖落入本发明构思的真实精神和范围内的所有这样的修改、增强和其他实施例。因此，在法律允许的最大范围内，范围应由所附权利要求及其等同物的最宽泛的可允许解释来确定，并且不应受前述详细描述的约束或限制。