阅读说明：本技术 一种改善亚阈值摆幅的纵向隧穿场效应晶体管 (Longitudinal tunneling field effect transistor for improving sub-threshold swing amplitude ) 是由 王向展 陈玉翔 刘洋 于奇 于 2019-10-23 设计创作，主要内容包括：本发明涉及半导体技术。本发明解决了现有异质结TFET器件中,特别是采用SiGe窄禁带材料提高TFET开态电流时,由于锗硅材料与硅材料能带失配所导致的两个隧穿区先后发生隧穿,造成器件亚阈值特性变差的缺点,提供了一种改善亚阈值摆幅的纵向隧穿场效应晶体管,其技术方案可概括为：一种改善亚阈值摆幅的纵向隧穿场效应晶体管,包括源区、本征区、漏区、外延区、栅极及栅极侧墙,所述栅极包括栅氧化层及金属栅,所述外延区采用窄禁带材料,外延区的掺杂浓度在外延区内由与源区相接触界面向与栅氧化层相接触界面呈现由高到低的渐变。本发明的有益效果是,改善亚阈值特性,适用于纵向隧穿场效应晶体管。(The present invention relates to semiconductor technology. The invention solves the defect that in the prior heterojunction TFET device, particularly when a SiGe narrow band gap material is adopted to improve the TFET on-state current, two tunneling regions are sequentially tunneled due to the mismatch of energy bands of a germanium-silicon material and a silicon material, so that the subthreshold characteristic of the device is poor, and provides a longitudinal tunneling field effect transistor for improving the subthreshold swing, wherein the technical scheme can be summarized as follows: a longitudinal tunneling field effect transistor for improving subthreshold swing comprises a source region, an intrinsic region, a drain region, an epitaxial region, a grid and a grid side wall, wherein the grid comprises a grid oxide layer and a metal grid, the epitaxial region is made of narrow forbidden band materials, and the doping concentration of the epitaxial region is gradually changed from high to low from a contact interface with the source region to a contact interface with the grid oxide layer in the epitaxial region. The invention has the beneficial effects of improving the sub-threshold characteristic and being suitable for the longitudinal tunneling field effect transistor.)

一种改善亚阈值摆幅的纵向隧穿场效应晶体管

技术领域

本发明涉及半导体技术，特别涉及隧穿场效应晶体管(TFET，Tunneling FieldEffect Transistor)。

背景技术

随着传统MOSFET器件特征尺寸不断的缩小，芯片集成度逐渐提高，器件短沟道效应变得越来越明显，导致器件关断时泄漏电流显著增大，功耗问题越来越严重，不利于芯片集成度的进一步提高。传统MOSFET在室温下的亚阈值摆幅因载流子漂移扩散工作原理而高于60mV/dec，导致关态电流较高；而基于量子隧道效应的隧穿场效应晶体管(TFET)，其亚阈值斜率可以突破MOSFET器件的亚阈值摆幅理论极限，具有极低的关态泄漏电流，器件功耗低，非常适合低功耗超大规模集成电路应用。此外，硅基TFET与普通CMOS工艺之间有很强的兼容性，利于降低制造成本。

隧穿场效应晶体管的本质是一个栅压控制的P-I-N结。与MOSFET器件类似的是，TFET器件也是由栅极、源极及漏极等电极构成，不同的是MOSFET器件的沟道是指栅极下方的反型层，而TFET器件的沟道是指栅极下方的隧穿区域。按照隧穿方向与栅电场的关系，可以分为两种隧穿场效应晶体管：当隧穿方向与栅电场方向垂直时，该隧穿场效应晶体管为横向TFET器件；当隧穿方向平行于栅电场方向时，该隧穿场效应晶体管为纵向TFET器件。

对于横向隧穿TFET结构，栅极只能控制使源区与本征区界面表面区域发生隧穿，隧穿区域面积很小导致无法获得较大的开态电流。而纵向隧穿TFET的载流子隧穿区域面积正比于栅极覆盖源区/本征区的面积，隧穿面积相比横向隧穿大得多，器件驱动电流较高。但是收到隧穿面积和隧穿几率的限制，TFET器件的电流密度通常比MOSFET低2～3个数量级左右，限制了TFET器件的实际应用。

针对目前传统TFET器件开态电流较小、亚阈值特性有待改善等问题，有几种解决方式：1、减小等效栅氧化层厚度(EOT)；2、使用窄禁带材料代替传统硅；3、通过增强电场提高隧穿几率。其中，等效栅氧化层厚度不断减少会出现载流子隧穿到栅介质，栅极泄漏电流变大，因此需要额外的高K介质来既保证栅介质厚度又能加大隧穿区域电场强度；采用窄禁带材料也可以提高器件驱动电流，窄禁带材料可选在源区、漏区、外延区或者本征区中一个或多个使用，但是直接利用窄禁带材料构造TFET器件，会导致器件关断状态下的高SRH(Shockley-Read-Hall，单一复合中心的间接复合模型)产生率，器件泄漏电流增大，不利于实现低功耗。

同时某些窄禁带材料与硅材料形成的异质结TFET，由于两种材料的电子亲和能和禁带宽度存在差异，在材料接触表面会产生能带失配。例如，SiGe低掺杂外延区(即隧穿区、沟道区)和Si源区(重掺杂)构成的SiGe/Si异质结，其导带位置基本平齐，但价带位置相差较大，因此在SiGe/Si界面会形成价带失配。这种情况对于P型TFET不存在问题，但如果用于N型TFET则往往使器件转移特性曲线中电流形成二次上升，进而影响器件的开态电流、亚阈值摆幅等特性。因此，N型TFET通常将SiGe材料应用于重掺杂的源区，Si材料应用于低掺杂的外延区(即隧穿区、沟道区)的结构，即相对于P型TFET将SiGe材料的使用区域改变，以避免价带失配的影响。另外，常规N型TFET中SiGe使用区域改变后，隧穿区能带相对变宽，不利于器件开态电流的提升。为了解决能带失配影响器件性能的问题，国外已有研究人员通过采用高Ge组分(如Ge摩尔组分大于0.5)的SiGe材料调整能带结构，以及使用其他窄禁带材料(如InAs、InAs/Si等)，可以形成导带失配而非价带失配，达到改善器件电学特性的目的。但是，存在导带失配的异质结虽然利于N型TFET，却不利于P型TFET。上述存在导带失配异质结或价带失配的异质结TFET，由于N型和P型器件使用窄禁带材料的区域不同而造成结构上的差异，在集成N型TFET和P型TFET以构成类似CMOS的互补结构时，工艺上步骤繁琐、复杂，难以像CMOS那样以同一种器件结构完成NMOS和PMOS的制造。

发明内容

本发明的目的是解决目前异质结TFET器件中，特别是采用SiGe窄禁带材料提高TFET开态电流时，由于锗硅材料与硅材料能带失配所导致的两个隧穿区先后发生隧穿，造成器件亚阈值特性变差的问题，提供一种改善亚阈值摆幅的纵向隧穿场效应晶体管。

本发明解决其技术问题，采用的技术方案是，一种改善亚阈值摆幅的纵向隧穿场效应晶体管，包括源区、本征区、漏区、外延区、栅极及栅极侧墙，所述栅极包括栅氧化层及金属栅，所述源区与漏区分别设置在本征区相对的两侧，并分别与本征区的两侧相接触，外延区设置于栅极、栅极侧墙与本征区及源区之间，并至少覆盖一部分本征区及一部分源区，其中，栅氧化层设置于外延区与金属栅之间，分别与外延区及金属栅相接触，栅极侧墙至少设置在金属栅靠近漏区的一侧，并与金属栅及栅氧化层的一侧相接触，金属栅及栅氧化层至少对应于覆盖有外延区的一部分源区，栅极侧墙至少对应于覆盖有外延区的一部分本征区，其特征在于，所述外延区采用窄禁带材料，外延区的掺杂浓度在外延区内由与源区相接触界面向与栅氧化层相接触界面呈现由高到低的渐变。

具体的，为进一步解释上述渐变，则所述外延区的掺杂浓度在外延区内由与源区相接触界面向与栅氧化层相接触界面呈现由高到低的渐变中，所述渐变可以为高斯分布或线性分布或余误差分布。

进一步的，为提供一种改善亚阈值摆幅的纵向隧穿场效应晶体管的具体结构，则还可以包括衬底，所述衬底设置于本征区及源区未覆盖外延区的一面及漏区对应的一面，并与本征区及源区未覆盖外延区的一面及漏区对应的一面相接触。该纵向隧穿场效应晶体管可应用于纵向异质结鳍式隧穿场效应晶体管。

具体的，为解释衬底，则所述衬底可以为采用传统硅的半导体衬底或SOI衬底。

再进一步的，为提供一种改善亚阈值摆幅的纵向隧穿场效应晶体管的具体结构，可将其应用于双栅结构中，则所述栅极及外延区分别有两个，分别覆盖于至少一部分本征区及至少一部分源区的上方及下方，并相互对应。

具体的，为解释窄禁带材料，则所述外延区采用的窄禁带材料为III-V族半导体材料，如SiGe或InAs等；当采用SiGe时，其中Ge材料的摩尔组分为大于0且小于等于0.3；可以增大Ge的摩尔组分，以减少外延区部分的材料禁带宽度，进而减小隧穿距离并增大器件隧穿电流。

再进一步的，为提供一个外延区较优的厚度范围，则所述外延区的厚度大于等于2nm且小于等于10nm。外延区厚度低于2nm易存在FIBL(Fringing-induced barrierlowering，边缘感应的势垒降低效应)效应，厚度高于10nm时栅极对隧穿区的控制作用减弱，隧穿电流减小，因而采用上述这种范围。

具体的，由于该纵向隧穿场效应晶体管可以为N型纵向隧穿场效应晶体管或P型纵向隧穿场效应晶体管，则其源区与漏区的掺杂分别为：当为N型纵向隧穿场效应晶体管时，所述源区为P型重掺杂，漏区为N型重掺杂；当为P型纵向隧穿场效应晶体管时，所述源区为N型重掺杂，漏区为P型重掺杂；所述源区及漏区的掺杂浓度为大于等于1×10¹⁸cm^-3且小于等于1×10²⁰cm^-3，其中，源区掺杂浓度大于漏区掺杂浓度以抑制TFET双极导通特性。

再进一步的，为提供一种外延区较优的掺杂浓度范围，则所述外延区在与源区相接触界面处，其掺杂浓度为大于等于1×10¹⁷cm^-3且小于等于1×10²⁰cm^-3，外延区在与栅氧化层相接触界面处的掺杂浓度为大于等于1×10¹⁴cm^-3且小于等于1×10¹⁶cm^-3。

具体的，为提供一种其他各区所采用的参数范围，则所述本征区为轻掺杂的N型单晶硅或P型单晶硅；所述轻掺杂为掺杂浓度大于等于1×10¹⁴cm^-3且小于等于1×10¹⁶cm^-3；所述本征区的宽度大于等于15nm且小于等于25nm；所述栅氧化层采用高K介质材料，其相对介电常数大于20；所述栅极侧墙可采用SiO₂或Si₃N₄或高K介质材料，其宽度不大于20nm；当为N型纵向隧穿场效应晶体管时，金属栅的功函数大于等于3.6eV且小于等于4.25eV，当为P型纵向隧穿场效应晶体管时，金属栅的功函数大于等于4.7eV且小于等于5.5eV。

本发明的有益效果是，通过上述一种改善亚阈值摆幅的纵向隧穿场效应晶体管，可以看出，该器件与现有TFET器件的不同主要在于外延区采用窄禁带材料，外延区的掺杂浓度在外延区内由与源区相接触界面向与栅氧化层相接触界面呈现由高到低的渐变，以N型纵向隧穿场效应晶体管为例，TFET关态泄漏电流路径主要存在于横向P-I-N结，当衬底或者源漏区采用窄禁带半导体材料，大面积窄禁带材料引入会导致SRH产生电流的增加，会增大泄漏电流；而本发明仅外延区为窄禁带材料，并且SiGe材料的Ge组分较低，因此不会对关态特性产生较大影响；外延区采用渐变掺杂，通过提高外延区中靠近源区附近的掺杂浓度，调节低栅压下的隧穿区域，改善亚阈值特性；同时缩短下带带隧穿距离，有利于提高开态电流；渐变掺杂可以是基于重掺杂源区的有限源扩散形成，也可以是基于扩散时间和扩散温度的恒定表面源扩散形成，放宽了传统TFET器件掺杂浓度在外延区和源区表面发生突变的要求，降低了工艺制造难度。另外，N型TFET和P型TFET可以采用同一种器件结构，仅需要改变相应区域的掺杂类型，方便形成类似CMOS的互补TFET，电路设计灵活性增强，同时工艺实现复杂度得以降低。

附图说明

图1为本发明实施例1或2中一种改善亚阈值摆幅的纵向隧穿场效应晶体管剖面图；

图2～8为本发明实施例1中一种改善亚阈值摆幅的纵向隧穿场效应晶体管的制备方法示意图；

图9和图10为传统N型SiGe外延TFET发生电流驼峰现象的能带示意图；

图11为本发明中外延区材料为SiGe，且渐变掺杂时，一种改善亚阈值摆幅的纵向隧穿场效应晶体管在低栅压下的能带示意图；

图12为传统硅基TFET、外延区SiGe均匀掺杂的TFET及本发明外延区渐变掺杂的TFET的电流特性对比曲线示意图；

图13为本发明实施例2中外延区材料为InAs时，N型与P型TFET的能带示意图；

图14为本发明实施例3中外延区渐变掺杂互补TFET剖面图；

图15为本发明实施例4中带SOI衬底的外延区渐变掺杂TFET剖面图；

图16为本发明实施例5中外延区渐变掺杂双栅TFET剖面图；

图17为本发明实施例6中外延区渐变掺杂鳍式TFET结构示意图；

其中，1为半导体衬底，2为源区，3为本征区，4为漏区，5为外延区，6为栅氧化物，7为金属栅，8为栅极侧墙，9为浅槽隔离，10为外延层，11为钝化层，12为金属钨，13为埋层氧化物。

具体实施方式

下面结合附图及实施例，详细描述本发明的技术方案。

本发明所述的一种改善亚阈值摆幅的纵向隧穿场效应晶体管，包括源区、本征区、漏区、外延区、栅极及栅极侧墙，栅极包括栅氧化层及金属栅，源区与漏区分别设置在本征区相对的两侧，并分别与本征区的两侧相接触，外延区设置于栅极、栅极侧墙与本征区及源区之间，并至少覆盖一部分本征区及一部分源区，其中，栅氧化层设置于外延区与金属栅之间，分别与外延区及金属栅相接触，栅极侧墙至少设置在金属栅靠近漏区的一侧，并与金属栅及栅氧化层的一侧相接触，金属栅及栅氧化层至少对应于覆盖有外延区的一部分源区，栅极侧墙至少对应于覆盖有外延区的一部分本征区，外延区采用窄禁带材料，外延区的掺杂浓度在外延区内由与源区相接触界面向与栅氧化层相接触界面呈现由高到低的渐变。

为进一步解释上述渐变，则外延区的掺杂浓度在外延区内由与源区相接触界面向与栅氧化层相接触界面呈现由高到低的渐变中，所述渐变可以为高斯分布或线性分布或余误差分布。

为提供一种改善亚阈值摆幅的纵向隧穿场效应晶体管的具体结构，则还可以包括衬底，衬底设置于本征区及源区未覆盖外延区的一面及漏区对应的一面，并与本征区及源区未覆盖外延区的一面及漏区对应的一面相接触。该纵向隧穿场效应晶体管可应用于纵向异质结鳍式隧穿场效应晶体管。而衬底可以为采用传统硅的半导体衬底或SOI衬底。

为提供一种改善亚阈值摆幅的纵向隧穿场效应晶体管的具体结构，可将其应用于双栅结构中，则栅极及外延区分别有两个，分别覆盖于至少一部分本征区及至少一部分源区的上方及下方，并相互对应。

为解释窄禁带材料，则外延区采用的窄禁带材料为III-V族半导体材料，如SiGe或InAs等；当采用SiGe时，其中Ge材料的摩尔组分为大于0且小于等于0.3；可以增大Ge的摩尔组分，以减少外延区部分的材料禁带宽度，进而减小隧穿距离并增大器件隧穿电流。Ge组分越接近0.3，外延区禁带宽度越小，进而减小隧穿距离并增大器件隧穿电流。该范围主要是由于：虽然Ge组分高于0.3后对提升隧穿更有利，但由于外延区厚度较小，当Ge组分高于0.3后，Ge原子会扩散至其他区域，影响载流子迁移率，同时Ge组分被限制在大于0且小于等于0.3时，可以保证外延区引入更少的缺陷。

为提供一个外延区较优的厚度范围，则所述外延区的厚度大于等于2nm且小于等于10nm。外延区厚度低于2nm易存在FIBL(Fringing-induced barrier lowering，边缘感应的势垒降低效应)效应，厚度高于10nm时栅极对隧穿区的控制作用减弱，隧穿电流减小，因而采用上述这种范围。外延区的厚度理论上应该越小越好，越小则栅极对外延区电场的控制作用越强，但是实际中又很难做到超薄外延区，因而优选为大于等于2nm且小于等于10nm。由于外延区厚度不大，且采用窄禁带材料，加上栅压后外延区隧穿距离更短，提高电子从源区隧穿至外延区的隧穿几率，增大隧穿电流。

由于该纵向隧穿场效应晶体管可以为N型纵向隧穿场效应晶体管或P型纵向隧穿场效应晶体管，则其源区与漏区的掺杂分别为：当为N型纵向隧穿场效应晶体管时，源区为P型重掺杂，漏区为N型重掺杂；当为P型纵向隧穿场效应晶体管时，源区为N型重掺杂，漏区为P型重掺杂；源区及漏区的掺杂浓度为大于等于1×10¹⁸cm^-3且小于等于1×10²⁰cm^-3，其中，源区掺杂浓度大于漏区掺杂浓度以抑制TFET双极导通特性。源区高掺杂有利于提高隧穿几率增加电流，而漏区掺杂浓度应较源区更低以降低关态泄漏电流和抑制双极导通现象，但漏区的掺杂浓度又不能太低，过低会导致漏串联电阻变大，因此优选为大于等于1×10¹⁸cm^-3且小于等于1×10²⁰cm^-3。

为提供一种外延区较优的掺杂浓度范围，则外延区在与源区相接触界面处，其掺杂浓度为大于等于1×10¹⁷cm^-3且小于等于1×10²⁰cm^-3，外延区在与栅氧化层相接触界面处的掺杂浓度为大于等于1×10¹⁴cm^-3且小于等于1×10¹⁶cm^-3。这是由于源区与外延区相接触界面处，源区的掺杂浓度为大于等于1×10¹⁸cm^-3且小于等于1×10²⁰cm^-3，因此将外延区在此界面处的掺杂浓度范围选为大于等于1×10¹⁷cm^-3且小于等于1×10²⁰cm^-3能保证界面处掺杂浓度的连续性更利于制造，而在外延区与栅氧化层相接触界面处，由于要满足掺杂浓度在外延区内由与源区相接触界面向与栅氧化层相接触界面呈现由高到低的渐变，因此选取一个较低的范围，即大于等于1×10¹⁴cm^-3且小于等于1×10¹⁶cm^-3。

为提供一种其他各区所采用的参数范围，则本征区为轻掺杂的N型单晶硅或P型单晶硅；轻掺杂为掺杂浓度优选为大于等于1×10¹⁴cm^-3且小于等于1×10¹⁶cm^-3，掺杂类型为N型掺杂或P型掺杂，理论上要求本征区掺杂浓度应较低，但实际中控制低掺杂难度很大，因此掺杂浓度在大于等于1×10¹⁴cm^-3且小于等于1×10¹⁶cm^-3范围内都是可行的，实际上在此范围内掺杂浓度的变化对电学特性影响不大。

本征区的宽度优选为大于等于15nm且小于等于25nm；当本征区宽度低于15nm时，会导致源漏间关态电流明显增加，而宽度高于25nm后电流没有明显提升，但栅极电容增大从而导致器件频率特性变差，同时器件面积也会增加，因而优选为大于等于15nm且小于等于25nm。

栅氧化层采用高K介质材料，其相对介电常数大于20，以保证栅极控制能力。

栅极侧墙可采用SiO₂或Si₃N₄或高K介质材料，其宽度不大于20nm；栅极侧墙可只设置在金属栅靠近漏区的一侧，也可同时设置在金属栅两侧，而其宽度大于20nm后对器件电学特性影响不大，因而不大于20nm即可。栅极侧墙及其对应的部分外延区可超出至漏区上方，但意义不大。

由于金属栅可选择特定功函数的金属材料来调整器件阈值电压，因而当为N型纵向隧穿场效应晶体管时，金属栅的功函数优选为大于等于3.6eV且小于等于4.25eV，当为P型纵向隧穿场效应晶体管时，金属栅的功函数优选为大于等于4.7eV且小于等于5.5eV。

实施例1

本发明实施例1的一种改善亚阈值摆幅的纵向隧穿场效应晶体管，其剖面图参见图1，包括半导体衬底1、源区2、本征区3、漏区4、外延区5、栅氧化层6、金属栅7以及栅极侧墙8，以制作在P型衬底上的N型TFET为例。

其制作流程如下：

步骤1：选取掺杂浓度为轻掺杂(10¹⁴～10¹⁶cm^-3)的P型单晶硅作为半导体衬底1的材料，参见图2；

步骤2：采用离子注入工艺，在P型硅半导体衬底1上对应区域形成相互独立的P⁺⁺型源区2和N⁺型漏区4，源区2与漏区4之间的衬底1区域形成本征区3，参见图3；

步骤3：在源区2与本征区3上方外延生长渐变掺杂的薄SiGe外延层，即外延区5，可采用窄带隙的锗硅材料，用以提高隧穿结处的电子隧穿几率。

传统N型TFET器件外延区5通常采用1×10¹⁴～1×10¹⁶cm^-3之间的低掺杂浓度，而源区2采用不低于1×10¹⁹cm^-3的P型重掺杂，在外延区5与源区2表面的掺杂浓度形成突变。否则，隧穿电场将因耗尽区宽度增加而降低，导致隧穿几率和隧穿电流减小；但在实际工艺过程中，源区2和外延区5相接触后源区2的杂质不可避免扩散到外延区5中，因此想要保证单边重掺杂突变结是非常困难的。而本发明中，SiGe外延区5采用由高到低的渐变掺杂，掺杂浓度在源区2与外延区5表面较高，可选范围1×10¹⁷～1×10²⁰cm^-3；在外延区5与栅氧化层6界面处较低，可选范围1×10¹⁴～1×10¹⁶cm^-3；典型的如高斯分布、余误差分布、线性分布等。渐变掺杂放宽了传统TFET器件掺杂浓度在外延区5和源区2表面发生突变的要求，降低了工艺制造难度。

步骤4：利用热氧化工艺在外延区5的表面上生长栅氧化层6，在栅氧化层6上表面淀积金属，参见图4，并采用刻蚀工艺刻蚀出金属栅7，栅氧化层6与金属栅7共同形成栅极结构，参见图5，再通过在金属栅7和本征区3上方增加掩膜板，刻蚀掉源区与漏区上方的外延区5，参见图6；

步骤5：在整个器件表面淀积介质层，再采用刻蚀工艺形成栅极侧墙8，参见图7；

步骤6：用化学气相淀积的方法，在器件表面形成钝化层，然后利用化学机械抛光工艺平坦化局部互连的氧化层，对金属栅7、漏区4及源区2刻蚀形成引线孔，参见图8。

本实施例1得到外延区5渐变掺杂的纵向异质结隧穿场效应晶体管，其源区2长度为20～60nm，厚度为20～60nm，掺杂浓度不低于1×10¹⁹cm^-3；漏区4长度范围为20～40nm，厚度为20～60nm，掺杂浓度不低于1×10¹⁸cm^-3；本征区3长度为15～25nm，厚度为20～60nm，掺杂浓度范围为1×10¹⁴～1×10¹⁶cm^-3；外延区5长度为20～60nm，厚度为2～10nm，渐变掺杂浓度最低不低于1×10¹⁵cm^-3，最高不高于1×10¹⁸cm^-3；栅氧化层6采用高K介质材料，长度为20～40nm，其相对介电常数大于20；侧墙8的材料可以为SiO₂、Si₃N₄或者高K介质材料，宽度不大于20nm，厚度为20nm；金属栅7的材料的功函数介于3.6～4.25eV之间。

图11是本实施例在SiGe外延区渐变掺杂时，低栅压下的能带示意图。相比于传统外延区均匀掺杂异质结器件，外延区渐变掺杂纵向异质结TFET在靠近源区附近的外延区中，重掺杂导致禁带宽度变窄使价带尖峰上升高于源区价带，在低栅压下同时发生从源区价带→外延沟道导带的隧穿，以及价带尖峰→外延沟道导带的隧穿，参见图9及图10可见，在不同栅压下，能带结构呈现出不同，导致隧穿区域的改变。价带尖峰→外延沟道导带的隧穿由于隧穿距离短电流大而占据主导作用，因此电流不会发生二次上升的现象(即驼峰现象)，器件亚阈值摆幅降低；且隧穿距离短几率大，开态电流增加；图12为比较传统硅基TFET、外延区SiGe均匀掺杂的TFET与本发明外延区渐变掺杂的TFET的电流特性曲线示意图，可以看到外延区渐变掺杂TFET转移曲线不存在驼峰现象，并且开态电流较传统硅基TFET和外延区均匀掺杂TFET更大。

至于本发明对应的P型TFET，只需要把源区2的P型重掺杂变成N型重掺杂，漏区4的掺杂类型也由N型TFET的N⁺变为P⁺即可；同时，漏电极接低电位，栅电极接负压就能保持P型TFET处于正常工作状态，其它条件与N型TFET保持一致。

实施例2

本发明实施例2是外延区5材料为InAs的纵向异质结隧穿场效应晶体管，其剖视图参见图1，包括半导体衬底1、源区2、本征区3、漏区4、外延区5、栅氧化层6、金属栅7以及栅极侧墙8，以制作在P型衬底上的N型TFET为例。其与实施例1的制作区别在于：实施例1中的外延区5材料为SiGe，本实施例中的外延区5材料为InAs。

本实施例2中InAs与实施例1中的SiGe都为窄禁带材料。InAs材料的电子亲和能为4.9eV，禁带宽度为0.354eV；Si材料的电子亲和能为4.05eV，禁带宽度为1.12eV，由此可见两种材料的价带位置非常接近，而导带位置相差较大，不同于SiGe/Si材料的价带失配，InAs与Si接触会形成导带失配。当以InAs作为外延区5时，N型TFET与P型TFET能带示意图如图13所示。利用InAs/Si异质结构，导带失配并不会对器件的隧穿特性产生较大的影响，可以实现电子由源区2到窄禁带外延区5的隧穿。同时InAs具有超强的电子迁移率和电子迁移速度，对于本征区3正上方的外延区5薄层，载流子在该区域会在电场的作用下做漂移扩散运动，InAs材料高电子迁移率会进一步提升电流密度。

实施例3

本发明实施例3为基于渐变掺杂外延区的互补纵向隧穿场效应晶体管。类似CMOS，利用提出的渐变掺杂TFET结构，通过增加少量掩膜版，仅改变相应区域的掺杂类型，可以将N-TFET器件与P-TFET器件制作在同一衬底上，实现互补纵向隧穿场效应晶体管(TFET)，其剖面图参见图14，包括半导体衬底1、源区2、本征区3、漏区4、外延区5、栅氧化层6、金属栅7、侧墙8、浅槽隔离STI9，P﹣外延层10、钝化层11以及金属钨12，其制作流程如下：

步骤1：选取高掺杂的P型单晶硅(Si)为半导体衬底1材料，半导体衬底1电阻率为0.009-0.014Ω.cm晶向为<100>；在P+半导体衬底1上生长P﹣外延层10，P﹣外延层10为轻掺杂(10¹⁴～10¹⁶cm^-3)；

优选的，P﹣外延层10也可以为绝缘衬底上的硅(SOI)，通过氧离子注入形成SiO₂埋层，即SOI衬底，SOI阻断了源漏区之间通过半导体衬底1的电流泄漏通路，因而可以有效降低关态泄漏电流。

步骤2：硅片在高温下进行低压化学气相淀积(LPCVD)，在表面形成一层薄氮化硅(Si₃N₄)，采用浅槽隔离工艺STI9隔离有源区；

步骤3：采用离子注入工艺，采用不同的光刻胶作为掩膜，在P﹣外延层10上对应区域分别对N-TFET与P-TFET注入形成相互独立的源区2和漏区4，注入后在快速退火(RTP)装置中退火，激活源漏区杂质，源区2与漏区4间的外延层为本征区3；

步骤4：在N-TFET与P-TFET的源区2与本征区3上方外延生长渐变掺杂的SiGe外延区5；

步骤5：利用热氧化工艺在外延区5的表面上生长栅氧化层6，在栅氧化层6上表面淀积金属，并采用刻蚀工艺刻蚀出金属栅7，栅氧化层6与金属栅7共同形成栅极结构；

优选的，对于N型TFET器件，栅极金属可以为低功函数金属，用于改善器件阈值电压；对于P型TFET器件，栅极金属可以为高功函数金属，用于改善P型器件阈值电压。

步骤6：在整个器件表面淀积介质层，再采用刻蚀工艺形成栅极侧墙8；

步骤7：接触孔刻蚀，在有源区形成金属接触12，淀积钝化层11以及金属局部互连线，本实施例最终得到基于渐变掺杂外延区的互补纵向隧穿场效应晶体管。

实施例4

本发明实施例4中的带SOI衬底外延区渐变掺杂纵向异质结隧穿场效应晶体管，其剖面图参见图15，包括半导体衬底1、源区2、本征区3、漏区4、外延区5、栅氧化层6、金属栅7、栅极侧墙8以及埋层氧化物13。其与实施例1的制作区别在于：实施例4中的半导体衬底1为SOI衬底(包括半导体衬底1及其上的埋层氧化物13)，其制作流程与实施例1中一致。

本实施例中的埋层氧化物13在器件关闭时阻断源区2至衬底1至漏区4的漏电通路，可以有效减小关态泄漏电流，降低器件功耗。

实施例5

本发明实施例5中的外延区渐变掺杂纵向异质结双栅隧穿场效应晶体管，其剖面图参见图16，包括源区2、本征区3、漏区4、外延区5、栅氧化层6、金属栅7和栅极侧墙8，其与实施例1的制作区别在于：实施例5中采用双栅TFET结构，即在器件底部增加一个栅结构，包括对应的外延区5、栅氧化层6、金属栅7和栅极侧墙8，并将底栅和顶栅连在一起，共同控制器件的沟道区。

将双栅结构应用于外延区渐变掺杂纵向异质结隧穿场效应晶体管，可以增强栅电压对隧穿结处隧穿势垒宽度的控制能力，提高器件的驱动能力。

实施例6

本发明实施例6中的外延区渐变掺杂纵向异质结鳍式隧穿场效应晶体管，其结构示意图参见图17，包括半导体衬底1、源区2、本征区3、漏区4、外延区5、栅氧化层6、金属栅7、栅极侧墙8和埋层氧化物13，其制作流程如下：

步骤1：在硅衬底(半导体衬底1)基础上淀积埋层氧化物13，接着淀积硅薄膜，同时对其进行离子注入掺杂，制造出鳍式TFET器件的SOI结构；

步骤2：在SOI结构的基础上淀积一层氧化物作为光刻掩蔽层，用掩膜版刻蚀出鱼鳍区域，去除氧化物掩蔽层，得到带有鱼鳍体区的结构；

步骤3：采用离子注入工艺，对源区2和漏区4进行掺杂，源区2与漏区4之间的区域为本征区3；

步骤4：在源区2与本征区3上方外延生长渐变掺杂的薄SiGe外延薄层，即外延区5；

步骤5：淀积栅氧化层6之后再淀积金属，通过栅掩膜版刻蚀掉多余的金属栅7区域，然后在整个器件表面淀积介质层，再采用刻蚀工艺形成栅极侧墙8；

本实施例中将所述外延区渐变掺杂TFET与鳍式场效应晶体管(FinFET)相结合，可以提高器件开关速度，进一步增加驱动电流，以及降低泄漏电流，非常适合低功耗应用。同时，其也可不使用SOI衬底，而直接采用半导体衬底1。