阅读说明：本技术 检测固态存储装置存储状态的方法 (Method for detecting storage state of solid-state storage device ) 是由 彭祥恩 吴昇翰 于 2018-07-27 设计创作，主要内容包括：本发明提供一种检测固态存储装置存储状态的方法。所述方法包含以下步骤：施加多个感测电压至各个记忆单元；比对各个记忆单元的临界电压与多个感测电压,并据以定义存储状态,多个存储状态依记忆单元落在强正确区、弱正确区、强错误区或弱错误区来分类；计算在每一存储状态的记忆单元数量；计算强正确区的多个记忆单元数量,占强正确区与弱正确区总和的多个记忆单元数量的强正确比例；计算强错误区的多个记忆单元数量,占强错误区与弱错误区总和的多个记忆单元数量的强错误比例；以及基于强正确比例及强错误比例,产生对数概度比。(The invention provides methods for detecting storage states of a solid state memory device, the method comprises applying a plurality of sensing voltages to each memory cell, comparing the threshold voltage of each memory cell with the plurality of sensing voltages to define a storage state, the plurality of storage states being classified according to whether the memory cell falls in a strong correct region, a weak correct region, a strong error region or a weak error region, calculating the number of memory cells in each storage state, calculating the number of memory cells in the strong correct region, which is the strong correct ratio of the number of memory cells in the sum of the strong correct region and the weak correct region, calculating the number of memory cells in the strong error region, which is the strong error ratio of the number of memory cells in the sum of the strong error region and the weak error region, and generating a logarithmic probability ratio based on the strong correct ratio and the strong error ratio.)

检测固态存储装置存储状态的方法

技术领域

本发明有关于固态存储装置，且特别是有关于一种检测固态存储装置存 储状态的方法。

背景技术

现在内存应用越来越普及化，在使用过程中会随着抹除与写入次数一些 因素造成内存内部损伤，进而造成错误率上升，使得非挥发性内存(non-volatile memory)可靠度急遽下降，因此可以通过可靠性设计技术，特别是更正错误 技术来提高非挥发性内存的可靠性，可以让产品更为长寿与稳定。

为了确保延长非挥发性内存的使用寿命，控制电路中会设计错误更正模 块，对从非挥发性内存读出来的数据进行错误纠正，消除非挥发性内存因为 外在因素造成的错误。传统上，主流的错误更正编码都是采用BCH，这种编 码的计算速度相当快，纠正能力随着冗余位越多，更正能力会越强。但是随 着非挥发性内存制造技术越来越高，BCH编码技术已经无法提供足够的更正 能力，所以开始转向使用在通信领域广泛应用的LDPC纠错技术，借助强大 的更正能力开始成为存储领域中的新趋势。

发明内容

本发明实施例的目的在于提供一种检测固态存储装置存储状态的方法， 其具有进一步提升的非挥发性内存的存储数据的错误纠正能力。

本发明实施例提供一种检测固态存储装置存储状态的方法，固态存储装 置包含多个记忆单元，检测方法包含以下步骤：施加具有不同电压值的多个 感测电压至各记忆单元；比对各记忆单元的临界电压与多个感测电压，并据 以定义多个存储状态，多个存储状态依读取记忆单元落在强正确区、弱正确 区、强错误区以及弱错误区可分群成强正确、弱正确、强错误、弱错误；计 算在强正确区、弱正确区、强错误区以及弱错误区中的每一区的多个记忆单 元数量；计算强正确区的多个记忆单元数量，占强正确区与弱正确区总和的多个记忆单元数量的强正确比例；计算强错误区的多个记忆单元数量，占强 错误区与弱错误区总和的多个记忆单元数量的强错误比例；以及基于强正确 比例及强错误比例产生对数概度比。

优选地，所述低位感测电压与所述中位感测电压的差值，和所述高位感 测电压与所述中位感测电压的差值相同。

优选地，所述检测固态存储装置存储状态的方法还包含以下步骤，适用 于原具有位元值为逻辑1的所述记忆单元：施加所述中位感测电压至各所述 记忆单元；比对各所述记忆单元的所述临界电压是否小于所述中位感测电压， 若是，判断所述记忆单元为逻辑1，若否，则判断所述记忆单元为逻辑0；施 加所述低位感测电压至各所述记忆单元；比对各所述记忆单元的所述临界电 压是否小于所述低位感测电压，若是，判断所述记忆单元为逻辑1，若否，则 判断所述记忆单元为逻辑0；施加所述高位感测电压至各所述记忆单元；比对各所述记忆单元的所述临界电压是否小于所述高位感测电压，若是，判断所 述记忆单元为逻辑1，若否，则判断所述记忆单元为逻辑0；定义所述临界电 压小于所述低位感测电压的所述记忆单元属于所述强正确区；定义所述临界 电压大于所述低位感测电压且小于所述中位感测电压的所述记忆单元属于所 述弱正确区；定义所述临界电压大于所述中位感测电压且小于所述高位感测 电压的所述记忆单元属于所述弱错误区；以及定义所述临界电压大于所述高 位感测电压的所述记忆单元属于所述强错误区。

优选地，所述检测固态存储装置存储状态的方法还包含以下步骤，适用 于原具有位元值为逻辑0的所述记忆单元：施加所述中位感测电压至各所述 记忆单元；比对各所述记忆单元的所述临界电压是否大于所述中位感测电压， 若是，判断所述记忆单元为逻辑0，若否，则判断所述记忆单元为逻辑1；施 加所述高位感测电压至各所述记忆单元；比对各所述记忆单元的所述临界电 压是否大于所述高位感测电压，若是，判断所述记忆单元为逻辑0，若否，则 判断所述记忆单元为逻辑1；施加所述高位感测电压至各所述记忆单元；比对各所述记忆单元的所述临界电压是否大于所述低位感测电压，若是，判断所 述记忆单元为逻辑0，若否，则判断所述记忆单元为逻辑1；定义所述临界电 压大于所述高位感测电压的所述记忆单元属于所述强正确区；定义所述临界 电压大于中位感测电压且小于所述高位感测电压的所述记忆单元属于所述弱 正确区；定义所述临界电压大于所述低位感测电压且小于所述中位感测电压 的所述记忆单元属于所述弱错误区；以及定义所述临界电压小于所述低位感 测电压的所述记忆单元属于所述强错误区。

优选地，所述检测固态存储装置存储状态的方法还包含以下步骤：调整 施加至所述多个记忆单元的所述低位感测电压以及所述高位感测电压的电压 值，以调整所述对数概度比。

优选地，所述检测固态存储装置存储状态的方法还包含以下步骤：基于 所欲定义出的所述多个存储状态的区域量，决定施加至所述多个记忆单元的 所述多个感测电压。

优选地，所述检测固态存储装置存储状态的方法还包含以下步骤：取得 各所述记忆单元可存储的位量；以及基于所述多个记忆单元可存储的位量， 决定施加至所述多个记忆单元的所述多个感测电压。

优选地，所述检测固态存储装置存储状态的方法还包含以下步骤：输入 各所述记忆单元所存储的一或多个位元值至译码器；利用所述译码器译码各 所述记忆单元的所述一或多个位元值；以及判断所述译码器是否能成功译码 各所述记忆单元的所述一或多个位元值，若是，判定所述记忆单元所存储的 所述一或多个位元值正确，若否，判定所述记忆单元所存储的所述一或多个 位元值错误。

优选地，所述检测固态存储装置存储状态的方法还包含以下步骤：输入 所述对数概度比至所述译码器；以及利用所述译码器以包含对应所述对数概 度比的译码程序译码所述一或多个位元值。

如上所述，本发明提供检测固态存储装置存储状态的方法，其通过施加N 个感测电压，划分强正确区、弱正确区、强错误区以及弱错误区等，以定义 非挥发性内存的记忆晶胞的存储状态，计算在不同临界电压下的每一区的记 忆晶胞数量，并据以计算出对数概度比作为译码器的输入，使译码器可针对 不同存储状态以不同对数概度比对数据位元值进行译码，进而提高取得正确 数据位元值的机率。

附图说明

图1是本发明第一实施例的检测固态存储装置存储状态的方法的步骤流 程图。

图2a是本发明第二实施例的检测固态存储装置存储状态的方法的施加感 测电压判断记忆单元的位元值的步骤流程图。

图2b是本发明第二实施例的检测固态存储装置存储状态的方法的计算对 数概度比的步骤流程图。

图3a是本发明第三实施例的检测固态存储装置存储状态的方法的施加感 测电压判断记忆单元的位元值的步骤流程图。

图3b是本发明第三实施例的检测固态存储装置存储状态的方法的计算对 数概度比的步骤流程图。

图4是本发明第四实施例的检测固态存储装置存储状态的方法的利用译 码器译码记忆单元存储的位的步骤流程图。

图5是本发明第五实施例的检测固态存储装置存储状态的方法的利用译 码器以对应对数概度比的机率译码算法译码记忆单元的步骤流程图。

图6是本发明施加感测电压的固态存储装置的SLC记忆单元的数量对临 界电压的曲线图。

图7是本发明施加感测电压的固态存储装置的TLC记忆单元的数量对临 界电压的曲线图。

图8是本发明特定比例区间使用分群法分析出可实作性对数概度比的三 维示意图。

具体实施方式

在下文将参看附图更充分地描述各种例示性实施例，在附图中展示一些 例示性实施例。然而，本发明概念可能以许多不同形式来实现，且不应解释 为限于本文中所阐述之例示性实施例。确切而言，提供此等例示性实施例使 得本发明将为详尽且完整，且将向本领域技术人员充分传达本发明概念的范 畴。在附图中，类似数字始终指示类似组件。

请参阅图1，其是为本发明第一实施例的检测固态存储装置存储状态的方 法的步骤流程图。如图1所示，本实施例的检测固态存储装置存储状态的方 法可包含下列步骤S101～S111，适用于固态存储装置，其中固态存储装置可包 含内存，例如NAND Flash非挥发性内存，非挥发性内存可具有由多个记忆单 元或称为记忆晶胞(Cell)排列而成的内存数组，每个记忆单元可用以存储N 个位，N为大于等于1的整数值。

步骤S101：施加多个感测电压至各个记忆单元，这些感测电压可具有不 同电压值。多个感测电压可依序或同时施加。多个感测电压的施加顺序可例 如按照电压值大小依序施加；或者先施加中位感测电压，接着依据其他感测 电压与中位感测电压的差值由小至大或由大至小依序施加。

举例来说，可施加三感测电压，包含低位感测电压、中位感测电压以及 高位感测电压，但不以此为限。具体地，本发明实施例的检测固态存储装置 存储状态的方法可进一步包含：取得中位感测电压；以及例如基于中位感测 电压值，设定低位感测电压以及高位感测电压。如转至参照图6的曲线图， 中位感测电压Vt1、低位感测电压Vt2以及高位感测电压Vt3。应理解，在本 实施例中的低位感测电压值意指小于中位感测电压，高位感测电压意指大于 中位感测电压，两感测电压的「低位」和「高位」用语仅用以表示与另一「中 位」感测电压的关系，而非限制感测电压小于或大于或等于一特定电压值， 也非指落入一特定电压范围值。

当电源供应器或其他电压供应组件供应感测电压至内存数组时，配置距 离电源供应器较近的记忆单元相比于配置距离电源供应器较远的记忆单元， 接收到感测电压的时间点可能较早。就内存数组整体而言，对多个记忆单元 的处理程序顺序，例如供应相同电压值的一感测电压至所有记忆单元后，接 着再供应具有不同电压值的另一感测电压至所有记忆单元，依序施加不同感 测电压值至所有记忆单元。也或者，供应具有不同电压值的所有多个感测电 压至其中一记忆单元，并利用后续步骤检测此记忆单元的存储状态后，再针 对另一记忆单元施加感测电压。

步骤S103：比对各个记忆单元的临界电压(Threshold voltage)与多个感 测电压，并根据落在不同感测电压定义多个存储状态，多个存储状态至少包 含强正确(StrongCorrect,SC)、弱正确(Weak Correct,WC)、强错误(Strong Error,SE)以及弱错误(WeakError,WE)或更多状态。详细地说，各个记忆 单元可为具有浮动闸极晶体管(floatinggate transistor)或是电荷捕获(charge trap)的记忆晶胞，例如：浮动闸极晶体管可用以存储热载子，依据所存储的 热载子数量可决定浮动闸极晶体管的临界电压值的大小。因此，应理解，记 忆单元的临界电压为可变量值，可依据不同临界电压值，决定所欲施加至各个记忆单元的感测电压值。

本发明实施例的检测固态存储装置存储状态的方法可进一步包含：取得 各记忆单元可存储的位量；基于多个记忆单元可存储的位量，决定施加至多 个记忆单元的多个感测电压的数量和数值；及/或可包含基于所欲定义出的多 个存储状态的区域量，决定施加至多个记忆单元的多个感测电压的数量和数 值。也就是说，不以本实施例施加三个感测电压，以定义四个区域为限。实 务上，可通过增加感测电压的供应，划分更多区域，以更精确定义记忆单元 的存储状态。

步骤S105：计算在每一存储状态的记忆单元数量，包含计算强正确区、 弱正确区、强错误区以及弱错误区中的每一区的区域面积。每一区的区域面 积将随着记忆单元的临界电压和施加至记忆单元的感测电压而改变。

步骤S107：计算强正确区的多个记忆单元数量，占强正确区与弱正确区 总和的多个记忆单元数量的一强正确比例(Strong correct ratio,SCR)。以下 列计算式表示为：

其中，SCR代表强正确比例，其可介于0.0％～100％，例如SCR＝90％，在 此仅举例说明，不以此为限。SC表示强正确区的记忆单元数量，WC表示弱 正确区的记忆单元数量。

步骤S109：计算强错误区的多个记忆单元数量，占强错误区与弱错误区 总和的多个记忆单元数量的强错误比例(Strong Error Ratio,SER)。以下列计 算式表示为：

其中，SER代表强错误比例，其可介于0.0％～100％，例如SER＝10％，在 此仅举例说明，不以此为限。SE表示强错误区的记忆单元数量，WE表示弱 错误区的记忆单元数量。

步骤S111：基于强正确比例及强错误比例，产生对数概度比 (Log-Likelihoodratio,LLR)。

请参阅图2a和图2b，图2a是本发明第二实施例的检测固态存储装置存 储状态的方法的施加感测电压判断记忆单元的位元值的步骤流程图；图2b是 本发明第二实施例的检测固态存储装置存储状态的方法的计算对数概度比的 步骤流程图。本实施例的检测固态存储装置存储状态的方法可包含如图2a所 示的步骤S201～S223，以及如图2b所示的步骤S225～S239，适用于原具有位 元值为逻辑1的记忆单元。

首先，如图2a所示，步骤S201～S223如下。

步骤S201：取得中位感测电压，如图6所示的中位感测电压Vt1，接着 施加中位感测电压至记忆单元。在本实施例中，假设中位感测电压为出厂值。 然而，实际上，随着非挥发性内存的使用时间愈久，可能导致图6所示的代 表逻辑1和逻辑0的两曲线相隔距离改变，此时可重新取得/设定较适当的中 位感测电压。

步骤S203：比对记忆单元的临界电压是否小于中位感测电压。

若是，即若记忆单元的临界电压小于中位感测电压，执行步骤S205：判 断位元值为逻辑1。

若否，即若记忆单元的临界电压大于中位感测电压，执行步骤S207：判 断位元值为逻辑0。

步骤S209：可基于中位感测电压，设定低位感测电压，如图6所示的低 位感测电压Vt2，接着施加低位感测电压至记忆单元。

步骤S211：比对记忆单元的临界电压是否小于低位感测电压。

若是，即若记忆单元的临界电压小于低位感测电压，执行步骤S213：判 断位元值为逻辑1。

若否，即若记忆单元的临界电压大于低位感测电压，执行步骤S215：判 断位元值为逻辑0。

步骤S217：可基于中位感测电压和低位感测电压，设定高位感测电压， 如图6所示的高位感测电压Vt3，接着施加高位感测电压至记忆单元。例如， 低位感测电压与中位感测电压的差值，可以和高位感测电压与中位感测电压 的差值相同，但不以此为限。

步骤S219：比对记忆单元的临界电压是否小于高位感测电压。

若是，即若记忆单元的临界电压小于高位感测电压，执行步骤S221：判 断位元值为逻辑1。

若否，即若记忆单元的临界电压大于高位感测电压，执行步骤S223：判 断位元值为逻辑0。

经过步骤S201～S223，依序施加多个感测电压，并与记忆单元的临界电压 比对后，进一步如图2b所示的步骤S225～S239定义记忆单元的存储状态，说 明如下。

步骤S225：定义临界电压小于低位感测电压的记忆单元属于强正确区。 具体地，如图6所示的代表位元值为逻辑1的曲线，记忆单元的临界电压小于 低位感测电压Vt2，判断位元值为逻辑1，定义为强正确区SC1。

步骤S227：定义临界电压大于低位感测电压且小于中位感测电压的记忆 单元属于弱正确区。具体地，如图6所示的代表位元值为逻辑1的曲线，记忆 单元的临界电压大于低位感测电压Vt2且小于中位感测电压Vt1，即临界电压 落在低位感测电压Vt2以及中位感测电压Vt1之间，判断位元值为逻辑1，定 义为弱正确区WC1。

步骤S229：定义临界电压大于中位感测电压且小于高位感测电压的记忆 单元属于弱错误区。如图6所示的代表位元值为逻辑1的曲线，记忆单元的临 界电压大于中位感测电压Vt1且小于高位感测电压Vt3，即临界电压落在中位 感测电压Vt1以及高位感测电压Vt3之间，判断位元值为逻辑0，定义为弱错 误区WE1。

步骤S231：定义临界电压大于高位感测电压的记忆单元属于强错误区。 如图6所示的代表位元值为逻辑1的曲线，记忆单元的临界电压大于高位感测 电压Vt3，判断位元值为逻辑0，定义为强错误区SE1。

步骤S233：计算每一存储状态的记忆单元数量，计算如图6的强正确区 SC1、弱正确区WC1、弱错误区WE1以及强错误区SE1的每一区的区域面积。

步骤S235：计算强正确区的多个记忆单元数量，占强正确区与弱正确区 总和的多个记忆单元数量的强正确比例。具体地，如分别计算图6所示的数 据位元值为逻辑1对应的强正确区SC1的区域面积以及弱正确区WC1的区域 面积，并据以计算强正确区SC1的区域面积占强正确区SC1与弱正确区WC1 的总区域面积的比例。

步骤S237：计算强错误区的多个记忆单元数量，占强错误区与弱错误区 总和的多个记忆单元数量的强错误比例。具体地，如计算图6所示的数据位 元值为逻辑1对应的强错误区SE1的区域面积，占强错误区SE1与弱正确区 WE1的总区域面积的比例。

步骤S239：基于强正确比例及强错误比例产生对数概度比。

请参阅图3a和图3b，图3a是本发明第三实施例的检测固态存储装置存 储状态的方法的施加感测电压判断记忆单元的位元值的步骤流程图；图3b是 本发明第三实施例的检测固态存储装置存储状态的方法的计算对数概度比的 步骤流程图。如图3a所示，本实施例的检测固态存储装置存储状态的方法可 包含如图3a所示的步骤S301～S323，以及如图3b所示的步骤S325～S339，适 用于原具有位元值为逻辑0的记忆单元。以下假设施加至固态存储装置的记 忆单元的感测电压不等于记忆单元的临界电压。

首先，如图3a所示，步骤S301～S323如下。

步骤S301：取得中位感测电压，如图6所示的中位感测电压Vt1，接着 施加中位感测电压至记忆单元。

步骤S303：比对记忆单元的临界电压是否大于中位感测电压。

若是，即若记忆单元的临界电压大于中位感测电压，执行步骤S305：判 断位元值为逻辑0。

若否，即若记忆单元的临界电压小于中位感测电压，执行步骤S307：判 断位元值为逻辑1。

步骤S309：设定高位感测电压，如图6所示的高位感测电压Vt3，接着 施加高位感测电压至记忆单元。

步骤S311：比对记忆单元的临界电压是否大于高位感测电压。

若是，即若记忆单元的临界电压大于高位感测电压，执行步骤S313：判 断位元值为逻辑0。

若否，即若记忆单元的临界电压小于高位感测电压，执行步骤S315：判 断位元值为逻辑1。

步骤S317：设定低位感测电压，如图6所示的低位感测电压Vt3，接着 施加低位感测电压至记忆单元。

步骤S319：比对记忆单元的临界电压是否大于低位感测电压。

若是，即若记忆单元的临界电压大于低位感测电压，执行步骤S321：判 断位元值为逻辑0。

若否，即若记忆单元的临界电压小于低位感测电压，执行步骤S323：判 断位元值为逻辑1。

经过步骤S301～S323，依序施加多个感测电压，并与记忆单元的临界电压 的比对后，定义记忆单元的存储状态，如图3b所示的步骤S325～S339，说明 如下。

步骤S325：定义临界电压大于高位感测电压的记忆单元属于强正确区。 如图6所示的代表位元值为逻辑0的曲线，记忆单元的临界电压大于高位感测 电压Vt3，判断位元值为逻辑0，定义为强正确区SC0。

步骤S327：定义临界电压大于中位感测电压且小于高位感测电压的记忆 单元属于弱正确区。如图6所示的代表位元值为逻辑0的曲线，记忆单元的临 界电压大于中位感测电压Vt1且小于高位感测电压Vt3，即临界电压落在中位 感测电压Vt1以及高位感测电压Vt3之间，判断位元值为逻辑0，定义为弱正 确区WC0。

步骤S329：定义临界电压大于低位感测电压且小于中位感测电压的记忆 单元属于弱错误区。如图6所示的代表位元值为逻辑0的曲线，记忆单元的临 界电压大于低位感测电压Vt2且小于中位感测电压Vt1，即临界电压落在低位 感测电压Vt2以及中位感测电压Vt1之间，判断位元值为逻辑1，定义为弱错 误区WE0。

步骤S331：定义临界电压小于低位感测电压的记忆单元属于强错误区。 如图6所示的代表位元值为逻辑0的曲线，记忆单元的临界电压小于低位感测 电压Vt2，判断位元值为逻辑1，定义为强错误区SE0。

步骤S333：计算每一存储状态的记忆单元数量，计算如图6的强正确区 SC0、弱正确区WC0、弱错误区WE0以及强错误区SE0的每一区的区域面积。

步骤S335：计算强正确区的多个记忆单元数量，占强正确区与弱正确区 总和的多个记忆单元数量的强正确比例。具体地，分别计算图6所示的数据 位元值为逻辑0对应的强正确区SC0的区域面积以及弱正确区WC0的区域面 积，并据以计算强正确区SC0的区域面积占强正确区SC0与弱正确区WC0 的总区域面积的比例。

步骤S337：计算强错误区的多个记忆单元数量，占强错误区与弱错误区 总和的多个记忆单元数量的强错误比例。如计算图6所示的数据位元值为逻 辑0对应的强错误区SE0的区域面积，占强错误区SE0与弱错误区WE0的总 区域面积的比例。

步骤S339：基于强正确比例及强错误比例产生对数概度比。

请参阅图4，其是本发明第四实施例的检测固态存储装置存储状态的方法 的利用译码器译码记忆单元存储的位的步骤流程图。如图4所示，本实施例 检测固态存储装置存储状态的方法包含下列步骤S401～S409。

步骤S401：输入记忆单元所存储的位元值至译码器。

步骤S403：利用译码器译码记忆单元的位元值。

步骤S405：判断译码器是否能成功译码记忆单元的位元值，据此判断记 忆单元在存取时是否将位元值为逻辑1误判为0，或将逻辑0误判为1。

若译码器译码记忆单元的位元值成功，步骤S407：判定记忆单元所存储 的数据的位元值正确。

若译码器译码记忆单元的位元值失败，步骤S409：判定记忆单元所存储 的数据的位元值错误。

本实施例的方法可进一步包含以下步骤：利用上述步骤S401～S409重复 测试固态存储装置的挥发性内存的记忆单元后，评估记忆单元存储数据正确 的机率是否高于一正确机率门坎范围值，若是，将记忆单元归类于强正确区， 计数属于强正确区的记忆单元数量，若否，将此记忆单元归类属于弱正确区， 计数属于弱正确区的记忆单元数量；评估存储数据错误的机率是否高于一错 误机率门坎范围值，若是，将记忆单元归类于强错误区，计数属于强错误区 的记忆单元数量，若否，将记忆单元归类属于弱错误区，计数属于弱错误区 的记忆单元数量。进一步，比对执行上述第二和第三实施例步骤施加感测电 压划分出的强正确区、弱正确区、强错误区以及弱错误区是否与通过译码测 试的统计结果相符，若不相符，即若例如通过施加感测电压归类为强正确区 的记忆单元，实际上译码成功机率低，应归类为弱正确区，则调整施加的感 测电压量和数值大小，以更正确地划分各区域。

请参阅图5，其是本发明第五实施例的检测固态存储装置存储状态的方法 的利用译码器以对应对数概度比的机率译码算法译码记忆单元的步骤流程 图。如图5所示，本发明检测固态存储装置存储状态的方法包含下列步骤S501～ S509。

步骤S501：取得对数概度比。例如，用于固态存储装置的控制电路利用 上述步骤产生对数概度比后，可将从对数概度比输入至译码器。

步骤S503：输入记忆单元所存储的数据位元值至译码器。

步骤S505：以包含对应对数概度比的译码程序，以软译码记忆单元的数 据位元值。对数概度比与图6所示的强正确区SC、弱正确区WC、强错误区 SE以及弱错误区WE相关联，针对不同区域可选择不同的译码程序。译码程 序可采用的机率译码算法，包含代数译码如BCH code，或采用机率译码算法 如低密度奇偶检查码(Low Density Parity Code,LDPC)，以上仅举例说明， 不以此为限。

进一步，可依据对数概度比，利用译码器进行译码，特别是针对强错误 区、弱错误区以及弱正确区。举例来说，归类于强正确区代表记忆单元多次 读取数据皆为正确，即正确机率高，译码器采用较大的对数概度比进行译码。 相反地，针对强错误区的记忆单元所存储的数据，译码器采用较小对数概度 比进行译码，使译码器具有一定机率翻转码字中的位元值，将误判为逻辑0 的位元值翻转为实际的逻辑1，或将误判为逻辑1的位元值翻转为实际的逻辑 0，提升译码器的错误更正能力，以对记忆单元在存取位元值时的误判做后续更正处理。如此，无法译码的码字有可能在翻转后译码器可以成功解码，借 此可增加译码器解码的成功率。

步骤S507：计算利用译码器译码在强正确区、弱正确区、强错误区以及 弱错误区中的每一区的各个记忆单元的位元值的成功率。本实施例的方法可 进一步包含以下步骤：将以对应对数概度比的译码程序进行译码的成功率， 与第四实施例以预设的固定码率进行译码的成功率进行比对，判断以对应对 数概度比的译码程序进行译码的成功率是否获得提升，以及比对出提升幅度。

步骤S509：基于译码器译码的成功率调整感测电压。若译码器译码的成 功率仍不符合需求，则可调整施加至记忆单元的感测电压，进而调整对数概 度比。

步骤S511：判断和纪录感测电压与对数概度比的关联性。

请参阅图6，其是本发明施加感测电压的固态存储装置的SLC记忆单元 的数量对临界电压的曲线图。固态存储装置的非挥发性内存包括多个记忆单 元或称为记忆晶胞。依据每个记忆单元所存储的数据量可区分为不同种类的 记忆单元。若每一记忆单元可以存储1个位，即逻辑为0和1的位(Bit)值， 称为单层式记忆单元(Single-Level Cell,SLC)。也就是说，在第一实施例中 所提及的「记忆单元可用以存储N位的数据」，对于三层记忆单元的记忆单 元而言，N＝1，2N＝21＝2，如图6所示的曲线图，纵轴代表单层式记忆单元的 数量，横轴代表单层式记忆单元的临界电压值，依据记忆单元的数量相对于 临界电压值的变化关系形成位元值为逻辑1和逻辑0的两曲线。

多个感测电压，例如中位感测电压Vt1、低位感测电压Vt2以及高位感测 电压Vt3，将代表逻辑1的曲线划分出多个存储状态，包含强正确区SC1、弱 正确区WC1、强错误区SE1以及弱错误区WE1，以及将代表逻辑0的曲线划 分出强正确区SC0、弱正确区WC0、强错误区SE0以及弱错误区WE0。

理想上，中位感测电压Vt1与逻辑1和逻辑0的两曲线的交叉点交错。然 而，在本实施例的图6所示为非理想状态，意味着在非理想状态下，本文所 述的上述步骤也可具体实施。

若低位感测电压Vt2与中位感测电压Vt1的差值，和中位感测电压Vt1 与高位感测电压Vt3的差值相同时，两曲线划分的强正确区SC1和强正确区 SC0两区域可呈对称，弱正确区WC1和弱正确区WC0可呈对称，其他区域 依此类推，在此仅举例说明，不以此为限。

进一步说，强正确区SC1和SC0代表评估记忆晶胞存储的数据正确率高； 而弱正确区WC1和WC0则代表评估记忆晶胞存储的数据正确率较低。相对 的，强错误区SE1和SE0代表评估记忆晶胞存储的数据错误率高；而弱错误 区WE1和WE0则代表评估记忆晶胞存储的数据错误率较低。可依据需求决 定施加的感测电压的数值和数量，可施加更多具不同电压值的感测电压，将 各曲线进一步划分出更多区域，以更精确地定义记忆晶胞的多种存储状态。

请参阅图7，其是本发明施加感测电压的固态存储装置的TLC记忆单元 的数量对临界电压的曲线图。不同于图6所示的单层式记忆单元，本实施例 图7所示为三层记忆单元(Triple-Level Cell,TLC)，可用以存储三个数据位。 也就是说，在第一实施例中所提及的「记忆单元可用以存储N位的数据」， 对于三层记忆单元的记忆单元而言，N＝3，2N＝23＝8，如图7所示具有四组如 同图6所示的逻辑1和逻辑0的两曲线。类似上述步骤应用于图6的实施例， 这些步骤也可转用于TLC。

另外，多层记忆单元(Multi-Level Cell,MLC)可存储两个位的数据，N＝2， 2N＝22＝4，有两组如同图6所示的逻辑1和逻辑0的两曲线。四层记忆单元 (Quad-Level Cell,QLC)，N＝4，2N＝24＝16，有八组如同图6所示的逻辑1 和逻辑0的两曲线。类似上述步骤应用于图6的实施例，这些步骤也可转用于 MLC和QLC。实务上，也可针对TLC、MLC和QLC的特性进一步调整所施 加的感测电压。

请参阅图8，其是本发明特定比例区间使用分群法分析出可实作性对数概 度比的三维示意图。参照上述实施例的方法步骤，供应不同的感测电压后， 划分出强正确区、弱正确区、强错误区以及弱错误区，并据以计算出多个强 正确比例、强错误比例，计算多个各种比例的对数概度比。如图8所示，各 轴线代表进行N次感测取得的N组对数概度比LLR1～LLRN，圆圈代表取得 的LLR群，每群具有多个LLR值。

不受限于图8所示的LLR群数量，可依序求增减感测电压值，调整定义 的存储状态的区域面积大小，取得不同的SCR和SER比例。例如，可针对 NAND Flash非挥发性记忆的SCR和SER的特定比例区间，或是使用者期望 的SCR和SER的特定比例区间，使用分群法从LLR群分析出可实作性LLR 值，如上述步骤S503，作为译码器的输入。

应理解，本发明实施例所提及的步骤，可依操作需求，适当调整步骤的 执行顺序，或同时执行部分步骤，不受限于实施例排列的步骤顺序。

以上所述仅为本发明之优选可行实施例，凡依本发明权利要求书所做之 均等变化与修饰，皆应属本发明之涵盖范围。