阅读说明：本技术 半导体外延结构、制备方法结构及半导体器件 (Semiconductor epitaxial structure, preparation method structure and semiconductor device ) 是由 何佳琦 汪青 于洪宇 于 2019-10-25 设计创作，主要内容包括：本发明实施例公开了一种半导体外延结构、制备方法结构及半导体器件,该半导体外延结构的制备方法包括：提供衬底；在衬底的上方形成沟道层；在沟道层的上方形成第一势垒层,第一势垒层包括栅极区和位于栅极区两侧的生长区；在第一势垒层包括的栅极区的上方形成介电掩膜层；在第一势垒层包括的生长区的上方形成第二势垒层,第二势垒层的厚度大于介电掩膜层的厚度。本发明实施例的技术方案,简化了制备半导体外延结构工艺步骤,达到了适合量产的技术效果。(The embodiment of the invention discloses semiconductor epitaxial structures, a preparation method structure and a semiconductor device, wherein the preparation method of the semiconductor epitaxial structure comprises the steps of providing a substrate, forming a channel layer above the substrate, forming a th barrier layer above the channel layer, wherein the th barrier layer comprises a gate region and growth regions positioned on two sides of the gate region, forming a dielectric mask layer above the gate region included by the th barrier layer, and forming a second barrier layer above the growth region included by the th barrier layer, wherein the thickness of the second barrier layer is larger than that of the dielectric mask layer.)

半导体外延结构、制备方法结构及半导体器件

技术领域

本发明实施例涉及半导体技术领域，尤其涉及一种半导体外延结构、制备方法结构及半导体器件。

背景技术

半导体外延结构是制作半导体器件的基础。半导体器件可用来产生、控制、接收、变换、放大信号和进行能量转换。

目前的半导体外延结构存在制作工艺繁琐，不适合广泛的生产和应用的技术缺陷，导致包括该半导体外延结构的半导体器件存在同样的技术缺陷。

发明内容

有鉴于此，本发明实施例提供了一种半导体外延结构、制备方法结构及半导体器件，以解决现有技术中传统结构的半导体外延结构存在制作工艺繁琐，不适合广泛的生产和应用的技术问题。

第一方面，本发明实施例提供了一种半导体外延结构的制备方法，包括：

提供衬底；

在所述衬底的上方形成沟道层；

在所述沟道层的上方形成第一势垒层，所述第一势垒层包括栅极区和位于所述栅极区两侧的生长区；

在所述第一势垒层包括的栅极区的上方形成介电掩膜层；

在所述第一势垒层包括的生长区的上方形成第二势垒层，所述第二势垒层的厚度大于所述介电掩膜层的厚度。

可选地，在所述第一势垒层包括的栅极区的上方形成介电掩膜层包括：

采用原位生长法，在所述第一势垒层的上方形成介电掩膜层；

去除所述第一势垒层包括的生长区的上方的介电掩膜层。

可选地，在所述第一势垒层包括的生长区的上方形成第二势垒层包括：

采用二次外延法，在所述第一势垒层包括的生长区的上方形成第二势垒层。

第二方面，本发明实施例提供了一种半导体外延结构，包括：

衬底；

沟道层，位于在所述衬底的上方；

第一势垒层，位于所述沟道层的上方，所述第一势垒层包括栅极区和位于所述栅极区两侧的生长区；

介电掩膜层，位于所述第一势垒层包括的栅极区的上方；

第二势垒层，位于所述第一势垒层包括的生长区的上方，所述第二势垒层的厚度大于所述介电掩膜层的厚度。

可选地，还包括缓冲层，位于在所述衬底的上方，所述沟道层位于所述缓冲层的上方。

可选地，所述第一势垒层包括III族氮化物半导体材料。

可选地，所述第二势垒层包括III族氮化物半导体材料。

第三方面，本发明实施例提供了一种半导体器件，包括：

半导体外延结构，所述半导体外延结构包括如第二方面任意所述的半导体外延结构；

栅极介质层，位于介电掩膜层的上方，且延伸至第二势垒层远离第一势垒层的表面上，所述介电掩膜层和所述栅极介质层的材料相同，所述第一势垒层包括的栅极区、所述介电掩膜层以及第二势垒层构成一凹槽，用于放置所述栅极介质层。

可选地，所述介电掩膜层包括氮化硅和/或氧化铝，和/或，栅极介质层包括氮化硅和/或氧化铝。

可选地，还包括源极和漏极，分别位于所述第二势垒层的上方；以及，

栅极，位于所述栅极介质层的上方。

本申请实施例提供的技术方案包括由第一势垒层，介电掩膜层和第二势垒层构成的电介质-凹栅结构，由于该凹栅结构在形成的过程中，无需对第一势垒层以及第二势垒层的栅极区进行刻蚀，有利于提高第一势垒层以及第二势垒层下方的二维电子气面密度和迁移率。对于包括该半导体外延结构的半导体器件来说，电介质-凹栅结构提高了器件的阈值电压，由于该凹栅结构在形成的过程中，无需对第一势垒层以及第二势垒层的栅极区进行刻蚀，降低了栅极漏电流，同时，保留了栅极区域上的介电掩膜层，且简化了其工艺步骤，适合量产。

附图说明

图1为本发明实施例提供的一种半导体外延结构的制备方法的结构示意图；

图2-图7为本发明实施例提供的一种半导体外延结构的制备方法各步骤对应的剖面图；

图8为本发明实施例提供的另一种半导体外延结构的制备方法的结构示意图；

图9为本发明实施例提供的一种半导体外延结构的结构示意图；

图10为本发明实施例提供的一种半导体器件的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

于本文的描述中，需要理解的是，术语“上”、“下”、“右”等方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述和简化操作，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对发明的限制。

图1为本发明实施例提供的一种半导体外延结构的制备方法的结构示意图，图2-图7为本发明实施例提供的一种半导体外延结构的制备方法各步骤对应的剖面图，参见图1，该方法包括如下步骤：

步骤110、提供衬底。

参见图2，提供衬底10。衬底10可以是蓝宝石、碳化硅或单晶硅。

以单晶硅为例进行说明，可以提供6英寸(111)面单晶硅衬底。

步骤120、在衬底的上方形成沟道层。

参见图3，在衬底10的上方形成沟道层20。示例性的，可以通过外延生长法在衬底10的上方形成沟道层20。可选地，在衬底10的上方形成沟道层20之前还可以先去除衬底10表面的杂质，具体包括将该衬底10放入含有金属有机化合物的气相外延(MOCVD)设备的反应室内的托盘上，在高温且有H₂氛围下进行吹扫和烘烤，去除表面杂质，而后切换成NH₃氛围进行氮化处理。

在本实施例中，沟道层20可以是：氮化镓、氮化铝等III族氮化物半导体材料。可选地，沟道层20可以是GaN、AlN、InN中的一种或多种组成的薄膜、组分渐变层或超晶格结构。其中，沟道层20的厚度L1为200-800nm。示例性的，沟道层20的厚度L1可以为300nm左右。

步骤130、在沟道层的上方形成第一势垒层，第一势垒层包括栅极区和位于栅极区两侧的生长区。

参见图4，在沟道层20的上方形成第一势垒层30，第一势垒层30包括栅极区31和位于栅极区31两侧的生长区32。

可选地，第一势垒层30包括III族氮化物半导体材料。示例性的，第一势垒层30包括Al_xGaN，InAl_xN或Al_xInGaN中的一种或多种，其中0.01<x<0.2。第一势垒层30的厚度L2为5-10nm。示例性的，第一势垒层30的厚度L2可以为6nm左右。可选地，第一势垒层30的禁带宽度大于沟道层20的禁带宽度。

步骤140、在第一势垒层包括的栅极区的上方形成介电掩膜层。

参见图5，在第一势垒层30包括的栅极区31的上方形成介电掩膜层40。

可选地，介电掩膜层40的厚度L3为5-10nm。示例性的，介电掩膜层40的厚度L3可以为10nm左右。介电掩膜层40的宽度L4为2-5μm。

可选地，参见图8，步骤140在第一势垒层包括的栅极区的上方形成介电掩膜层包括：

步骤1401、采用原位生长法，在第一势垒层的上方形成介电掩膜层。

参见图6，采用原位生长法，在第一势垒层30的上方形成介电掩膜层40。

采用原位生长法，在第一势垒层30的上方形成介电掩膜层40，原位生长的势垒层-介电掩膜层的界面具有较低的界面态密度，有利于增强半导体器件的栅控能力。其中半导体器件可以是晶体管。

步骤1402、去除第一势垒层包括的生长区的上方的介电掩膜层。

以图5为例，去除第一势垒层30包括的生长区32的上方的介电掩膜层40。示例性的，可以选择反应耦合等离子体(Inductively Coupled Plasma，ICP)刻蚀去除第一势垒层30包括的生长区32的上方的介电掩膜层40，露出下方的第一势垒层30的生长区32。

步骤150、在第一势垒层包括的生长区的上方形成第二势垒层，第二势垒层的厚度大于介电掩膜层的厚度。

参见图7，在第一势垒层30包括的生长区32的上方形成第二势垒层50，第二势垒层50的厚度大于介电掩膜层40的厚度。可选地，可以对第一势垒层30生长区32表面进行清洗及热处理，采用MOCVD设备二次外延生长出第二势垒层。

所述第二势垒层50的禁带宽度大于所述第一势垒层30的禁带宽度。第二势垒层50的厚度L5为10-30nm。

现有技术中的半导体外延结构，通常在形成电介质-凹栅结构时，通过对第一势垒层和第二势垒层的蚀刻来形成，对势垒层栅极区域进行刻蚀形成凹栅结构，来调节包括该半导体外延结构的半导体器件的阈值电压。但是无论是干法还是湿法刻蚀，都会对势垒层的栅极区造成损伤，形成漏电通道，且其工艺步骤繁复，容易造成污染，不适合广泛的生产和应用。此外，为了降低栅极漏电，通常采用金属绝缘半导体(Metal-insulation-semiconductor，MIS)结构来提高半导体器件的栅控能力，但栅极介质层与势垒层高密度的界面态会导致严重的阈值电压不稳定现象。

本申请实施例提供的技术方案，第一势垒层，介电掩膜层和第二势垒层构成了电介质-凹栅结构，由于该凹栅结构在形成的过程中，保留了第一势垒层栅极区上方的的介电掩膜层，无需对第一势垒层以及第二势垒层的栅极区进行刻蚀，有利于提高第一势垒层以及第二势垒层下方的二维电子气面密度和迁移率。对于包括该半导体外延结构的半导体器件来说，电介质-凹栅结构提高了器件的阈值电压，由于该凹栅结构在形成的过程中，无需对第一势垒层以及第二势垒层的栅极区进行刻蚀，降低了栅极漏电流，同时，保留了栅极区域上的介电掩膜层，且简化了其工艺步骤，适合量产。

可选地，在上述技术方案的基础上，参见图9，步骤140之前还可以包括在衬底10的上方先形成一层缓冲层60，之后在缓冲层60的上方形成沟道层20。

缓冲层60示例性的，可以通过外延生长法在衬底10的上方形成缓冲层60。在本实施例中，缓冲层60例如可以是：氮化镓、氮化铝等III族氮化物半导体材料。可选地，缓冲层60可以是GaN、AlN、InN中的一种或多种组成的薄膜、组分渐变层或超晶格结构。其中，缓冲层60的厚度L6为0.8-5μm。示例性的，缓冲层60的厚度L6可以为2μm。步骤140之前还可以包括在衬底10的上方先形成一层缓冲层60，之后在缓冲层60的上方形成沟道层20，可以减少沟道层20的缺陷。

可选地，在上述技术方案的基础上，参见图7，步骤150在第一势垒层30包括的生长区32的上方形成第二势垒层50包括：采用二次外延法，在第一势垒层30包括的生长区32的上方形成第二势垒层50。第一势垒层30，介电掩膜层40和第二势垒层50构成了成了电介质-凹栅结构，由于该电介质-凹栅结构在形成的过程中，第二势垒层和第一势垒层的界面处具有较低的界面态密度，有利于增强半导体器件的栅控能力，其中半导体器件可以是晶体管。且在此过程中无需对第二势垒层的栅极区进行刻蚀，有利于提高第一势垒层30以及第二势垒层50下方的二维电子气面密度和迁移率。

基于同一发明构思，本发明实施例还提供一种半导体外延结构，以图7为例进行说明，图7为本发明实施例提供的一种半导体外延结构的结构示意图，参见图7，该半导体外延结构包括：衬底10；沟道层20，位于在衬底10的上方；第一势垒层30，位于沟道层20的上方，第一势垒层30包括栅极区31和位于栅极区31两侧的生长区32；介电掩膜层40，位于第一势垒层30包括的栅极区31的上方；第二势垒层50，位于第一势垒层30包括的生长区32的上方，第二势垒层50的厚度大于介电掩膜层40的厚度。

本申请实施例提供的一种半导体外延结构，采用上面的半导体外延结构的制备方法完成，包括介电掩膜层，第一势垒层，介电掩膜层和第二势垒层构成了电介质-凹栅结构，由于该凹栅结构在形成的过程中，在沟道层的上方形成第一势垒层，第一势垒层包括栅极区和位于栅极区两侧的生长区，采用原位生长法在第一势垒层包括的栅极区的上方形成介电掩膜层，介电掩膜层和第一势垒层的界面处具有较低的界面态密度，采用二次外延法，在第一势垒层包括的生长区的上方形成第二势垒层，第二势垒层和第一势垒层的界面处具有较低的界面态密度，第二势垒层的厚度大于介电掩膜层的厚度，且在此过程中，保留了第一势垒层栅极区上方的的介电掩膜层，无需对第一势垒层以及第二势垒层的栅极区进行刻蚀，有利于提高第一势垒层以及第二势垒层下方的二维电子气面密度和迁移率。

可选地，在上述技术方案的基础上，以图9为例进行说明，该半导体外延结构还包括缓冲层60，位于在衬底10的上方，沟道层20位于缓冲层60的上方。

可选地，在上述技术方案的基础上，第一势垒层30包括III族氮化物半导体材料。可选地，第一势垒层30包括AlxGaN，InAlxN或AlxInGaN中的一种或多种，其中0.01<x<0.2。

可选地，在上述技术方案的基础上，第二势垒层50包括III族氮化物半导体材料。可选地，第二势垒层50包括Al_yGaN，InAl_yN或Al_yInGaN中的一种或多种，其中x<y<0.3。

在本实施例中，衬底10可以是蓝宝石、碳化硅或单晶硅。缓冲层60可以是GaN、AlN、InN中的一种或多种组成的薄膜、组分渐变层或超晶格结构。沟道层20可以是：氮化镓、氮化铝等III族氮化物半导体材料。第一势垒层30包括III族氮化物半导体材料。第二势垒层50包括III族氮化物半导体材料。介电掩膜层40包括氮化硅和/或氧化铝。其介电掩膜层，第一势垒层，介电掩膜层和第二势垒层构成了成了电介质-凹栅结构，可见本实施例中的半导体外延结构可以称之为III族氮化物凹栅半导体外延结构。

AlN、GaN、InN及其三元四元化合物等III族氮化物具有直接带隙、禁带宽度宽且连续可调制范围大、击穿场强高、电子饱和漂移速度快、热导率高、抗辐射性能好等优点，由其制备的电力电子器件正逐渐成为下一代高效高功率器件的强有力竞争者。

基于同一构思发明，本发明实施例还提供一种半导体器件，图10示出了本发明实施例提供的一种半导体器件的结构示意图，参见图3，该半导体器件包括：半导体外延结构，需要说明的是，本实施例中，以图9示出的半导体外延结构为例进行说明，半导体外延结构包括如上述技术方案中的任意所述的半导体外延结构；栅极介质层70，位于介电掩膜层40的上方，且延伸至第二势垒层50远离第一势垒层30的表面上，介电掩膜层40和栅极介质层70的材料相同，第一势垒层30、介电掩膜层40以及第二势垒层50构成一凹槽，用于放置栅极介质层70。本发明实施例中的半导体器件以晶体管为例进行说明。

现有技术中的半导体器件包括的半导体外延结构，通常在形成电介质-凹栅结构时，通过对第一势垒层和第二势垒层的蚀刻来形成，对势垒层栅极区域进行刻蚀形成凹栅结构，来调节包括该半导体外延结构的半导体器件的阈值电压。但是无论是干法还是湿法刻蚀，都会对势垒层的栅极区域造成损伤，形成漏电通道，且其工艺步骤繁复，容易造成污染，不适合广泛的生产和应用。此外，为了降低栅极漏电，通常采用金属绝缘半导体(Metal-insulation-semiconductor，MIS)结构来提高半导体器件的栅控能力，但栅极介质层与势垒层高密度的界面态会导致严重的阈值电压不稳定现象。

本申请实施例提供的一种半导体器件，包括半导体外延结构以及栅极介质层，其中半导体外延结构采用上面的半导体外延结构的制备方法完成，包括介电掩膜层，第一势垒层，介电掩膜层和第二势垒层构成了成了电介质-凹栅结构，由于该凹栅结构在形成的过程中，保留了第一势垒层栅极区上方的的介电掩膜层，无需对第一势垒层以及第二势垒层的栅极区进行刻蚀，在提高其阈值电压的基础上，有利于提高第一势垒层以及第二势垒层下方的二维电子气面密度和迁移率。其中，第一势垒层，介电掩膜层和第二势垒层构成了成了电介质-凹栅结构，可以降低栅极介质层的降低栅极漏电，提高开关比，此外，采用介电掩膜层、栅极介质层来形成金属绝缘半导体结构，降低了栅极漏电流，进而提高了半导体器件的栅控能力，该半导体器件保留了栅极区域上的介电掩膜层，无需在形成栅极介质层时去除介电掩膜层，简化了其工艺步骤，适合量产，且降低了栅极介质层与势垒层界面态密度，有助于实现制备具有高电子迁移率、高稳定性的增强型的半导体器件。

可选地，在上述技术方案的基础上，介电掩膜层40包括氮化硅和/或氧化铝，和/或，栅极介质层70包括氮化硅和/或氧化铝。介电掩膜层40和栅极介质层包括相同的材料，因此可以保留了栅极区域上的介电掩膜层40，无需在形成栅极介质层70时去除介电掩膜层40，简化了其工艺步骤，适合量产，且降低了栅极介质层70与势垒层界面态密度，有助于实现制备具有高电子迁移率、高稳定性的增强型的半导体器件。

可选地，在上述技术方案的基础上，参见图10，该半导体器件还包括源极71和漏极72，分别位于第二势垒层50的上方；以及，栅极73，位于栅极介质层70的上方。

可选地，可采用电子束蒸镀、磁控溅射、物理气相沉积、化学气相沉积等工艺手段在分别位于第二势垒层50的上方形成源极71和漏极72，以及在栅极介质层70的上方形成栅极73。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。