阅读说明：本技术 半导体功率元件及其制造方法 (Semiconductor power element and method for manufacturing the same ) 是由 唐松年 陈和泰 许修文 于 2018-07-18 设计创作，主要内容包括：本发明公开一种半导体功率元件及其制造方法。半导体功率元件的制造方法包括：形成半导体层于基材上,半导体层内已至少形成基体区以及位于基体区内的源极区,且源极区的边缘与基体区的边缘之间定义出通道区；形成栅极堆叠结构于半导体层上,并在垂直方向上和通道区重叠；形成至少间隔部,以覆盖栅极堆叠结构的侧壁面,间隔部覆盖源极区的一部分,且源极区的另一部分暴露于上表面；以间隔部以及栅极堆叠结构为屏蔽,执行自对准硅化工艺,以形成接触源极区的硅化物层；以及形成内连线路结构于半导体层上。内连线路结构至少包括层间介电层以及电性连接源极区的源极导电层。硅化物层由源极导电层下方朝栅极堆叠结构的方向延伸至层间介电层下方。(The invention discloses semiconductor power elements and a manufacturing method thereof, the manufacturing method of the semiconductor power elements comprises the steps of forming a semiconductor layer on a substrate, forming at least a body region and a source region in the body region in the semiconductor layer, defining a channel region between the edge of the source region and the edge of the body region, forming a gate stack structure on the semiconductor layer and overlapping the channel region in the vertical direction, forming at least a spacing part to cover the side wall surface of the gate stack structure, covering the part of the source region by the spacing part, exposing the other part of the source region to the upper surface, carrying out a self-aligned silicification process by taking the spacing part and the gate stack structure as a shield to form a silicide layer contacting the source region, and forming an interconnection circuit structure on the semiconductor layer.)

半导体功率元件及其制造方法

技术领域

本发明涉及一种半导体功率元件及其制造方法，特别是涉及一种垂直式双扩散金属氧化物半导体场效晶体管及其制造方法。

背景技术

对于现有的半导体功率元件(如：水平式双扩散晶体管(Lateral Double-diffused MOSFET,LDMOSFET)以及垂直式双扩散晶体管(Vertical Double-diffusedMOSFET,VDMOSFET))而言，崩溃电压(breakdown voltage)以及导通电阻(on-resistance)是较重要的参数，其中导通电阻会影响半导体功率元件的导通损耗(conducting loss，传导损耗)。

以垂直式双扩散晶体管为例，一般会通过提高半导体功率元件的漂移区的载子浓度，来使导通电阻降低。然而，增加漂移区的载子浓度，却又可能导致半导体功率元件的崩溃电压降低。

发明内容

本发明所要解决的其中一技术问题在于，如何在不影响半导体功率元件的崩溃电压的情况下，进一步降低半导体功率元件的导通电阻。

为了解决上述的技术问题，本发明所采用的其中一技术方案是，提供一种半导体功率元件的制造方法。前述的制造方法是先形成一半导体层于一基材上，其中，半导体层内至少具有一基体区以及一位于基体区内的源极区，源极区连接于半导体层的一上表面，且源极区的边缘与基体区的边缘之间定义出一通道区。之后，形成一栅极堆叠结构于半导体层上，并在一垂直方向上和通道区重叠。形成至少一间隔部，以覆盖栅极堆叠结构的侧壁面，其中，间隔部覆盖源极区的一部分，且源极区的另一部分暴露于上表面。随后，以间隔部以及栅极堆叠结构为屏蔽，执行一自对准硅化工艺，以形成一接触源极区的硅化物层。之后，形成一内连线路结构于半导体层上，其中，内连线路结构至少包括一层间介电层以及一电性连接源极区的源极导电层。硅化物层由源极导电层下方朝栅极堆叠结构的方向延伸至层间介电层下方。

更进一步地，形成栅极堆叠结构的步骤还进一步包括：按序形成一栅绝缘材料层、一初始栅极层以及一初始屏蔽层于半导体层的上表面，以形成一初始栅极堆叠结构；以及图案化初始栅极堆叠结构，以形成栅极堆叠结构，栅极堆叠结构局部地暴露源极区。

更进一步地，栅极堆叠结构包括一栅绝缘层、一栅极以及一覆盖于栅极上的屏蔽层。

更进一步地，形成内连线路结构的步骤包括：形成一层间介电材料层全面地覆盖硅化物层、间隔部以及栅极堆叠结构；图案化层间介电材料层，以形成具有至少一源极接触开口的层间介电层，其中，硅化物层通过源极接触开口而被暴露；以及形成一源极导电层于源极接触开口内，以通过接触硅化物层电性连接源极区。

更进一步地，层间介电层还具有一栅极接触开口，栅极接触开口与源极接触开口都是在图案化层间介电材料层的步骤中形成，且形成内连线路结构的步骤还进一步包括：在图案化层间介电材料层的步骤之后，通过栅极接触开口去除一部分屏蔽层，以暴露栅极；以及形成一栅极导电层于栅极接触开口内，以使栅极导电层电性连接栅极，其中，栅极导电层与源极导电层彼此分隔设置。

更进一步地，半导体层被定义出一元件区以及一终端区，栅极堆叠结构具有位于元件区内的一第一部分，以及位于终端区内的一第二部分，且栅极接触开口对应于第二部分。

更进一步地，形成间隔部的步骤包括：形成一介电材料层覆盖半导体层的上表面以及栅极堆叠结构；以及执行一蚀刻步骤，以去除覆盖栅极堆叠结构上以及位于上表面上的一部分介电材料层，以形成间隔部。

更进一步地，间隔部在平行于栅极堆叠结构的一宽度方向上的厚度由下向上递减。

更进一步地，自对准硅化工艺的步骤包括：形成一导电层全面地覆盖半导体层的上表面、间隔部以及栅极堆叠结构；执行一热处理于导电层，以促使一部分导电层与半导体层反应而形成硅化物层；以及去除未反应的导电层。

本发明所采用的另一技术方案是，提供一种半导体功率元件，其包括基材、半导体层、栅极堆叠结构、间隔部、硅化物层以及内连线路结构。半导体层设置于基材上，并且半导体层内至少具有一基体区以及一位于基体区内的源极区，源极区连接于半导体层的一上表面，且源极区的边缘与基体区的边缘之间定义出一通道区。栅极堆叠结构设置于半导体层的上表面上，并在一垂直方向上重叠于通道区。间隔部设置于半导体层上，并覆盖栅极堆叠结构的侧壁面，其中，间隔部覆盖源极区的一部分。硅化物层接触源极区。内连线路结构包括一层间介电层以及一源极导电层。层间介电层具有至少一源极接触开口，且源极导电层设置于层间介电层上，并通过源极接触开口接触硅化物层，以电性连接于源极区。硅化物层由源极导电层下方朝栅极堆叠结构的方向延伸至层间介电层下方。

更进一步地，栅极堆叠结构包括一栅绝缘层、一栅极以及一覆盖于栅极上的屏蔽层。

更进一步地，半导体层被定义出一元件区以及一终端区，栅极堆叠结构具有一位于元件区内的第一部分以及一位于终端区内的第二部分，且层间介电层还具有一对应于第二部分的栅极接触开口。

更进一步地，第二部分的屏蔽层具有和栅极接触开口连通的一延伸开口，且内连线路结构还包括一栅极导电层，栅极导电层设置于终端区内，并通过栅极接触开口以及延伸开口电性连接于栅极。

更进一步地，间隔部在平行于栅极堆叠结构的一宽度方向上的厚度由下向上递减。

本发明的有益效果在于，本发明所提供的半导体功率元件及其制造方法，其通过“在形成内连线路结构之前，先形成覆盖栅极堆叠结构的侧壁面的间隔部，以及进行自对准硅化工艺”的技术手段，可以缩减硅化物层至通道区之间的最短距离。由于硅化物的电阻值通常会比源极区本身的电阻值更低，因此缩减硅化物与通道区之间的距离，可进一步降低半导体功率元件的导通电阻。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本发明加以限制。

附图说明

图1示出本发明其中一实施例的半导体功率元件的流程图。

图2A为本发明一实施例的半导体功率元件在制造流程中的局部剖面示意图。

图2B为本发明一实施例的半导体功率元件在制造流程中的局部剖面示意图。

图2C为本发明一实施例的半导体功率元件在制造流程中的局部剖面示意图。

图2D为本发明一实施例的半导体功率元件在制造流程中的局部剖面示意图。

图2E为本发明一实施例的半导体功率元件在制造流程中的局部剖面示意图。

图2F为本发明一实施例的半导体功率元件在制造流程中的局部剖面示意图。

图2G为本发明一实施例的半导体功率元件在制造流程中的局部剖面示意图。

图2H为本发明一实施例的半导体功率元件在制造流程中的局部剖面示意图。

图3A为本发明一实施例的半导体功率元件在制造流程中的局部剖面示意图。

图3B为本发明一实施例的半导体功率元件在制造流程中的局部俯视示意图。

图3C为图3B的半导体功率元件沿着线IIIC-IIIC的局部剖面示意图。

图3D为图3B的半导体功率元件沿着线IIID-IIID的局部剖面示意图。

图4A为本发明一实施例的半导体功率元件在制造流程中的局部俯视示意图。

图4B为图4A的半导体功率元件沿着线IVB-IVB的局部剖面示意图。

图4C为图4A的半导体功率元件沿着线IVC-IVC的局部剖面示意图。

具体实施方式

请参阅图1。图1为本发明一实施例的半导体功率元件的制造方法的流程图。

在步骤S100中，形成半导体层于基材上。接着，在步骤S110中，形成一栅极堆叠结构于半导体层上。随后，在步骤S120中，形成至少一间隔部，以覆盖栅极堆叠结构的侧壁面。在步骤S130中，以间隔部以及栅极堆叠结构为屏蔽，执行一自对准硅化工艺。之后，形成接触所述源极区的一硅化物层，在步骤S140中，形成一内连线路结构于半导体层上。

如上所述，在本实施例中，在形成内连线路结构的步骤之前，会先形成覆盖栅极堆叠结构的侧壁面的间隔部，以及执行自对准硅化工艺。以下将详细说明半导体功率元件的制造方法中的具体步骤。

请参照图1以及图2A，图2A显示本发明一实施例的半导体功率元件在步骤S100中的局部剖面示意图。

半导体层11位于基材10上，其中半导体层11具有远离基材10的一上表面11a。

基材10具有高浓度的第一型导电性杂质，以作为半导体功率元件的漏极区(drain)。前述的第一型导电性杂质可以是N型或P型导电性杂质。基材10可以是硅、碳化硅或者是其他半导体材料。

假设基材10为碳化硅基材，N型导电性杂质为五价元素离子，例如磷离子或砷离子，而P型导电性杂质为三价元素离子，例如硼离子、铝离子或镓离子。

半导体层11的材料可以和基材10相同，并具有和基材10相同的导电型。但是，半导体层11的掺杂浓度低于基材10的掺杂浓度。以NMOS晶体管为例，基材10具有高浓度的N型掺杂(N⁺)，而半导体层11具有低浓度的N型掺杂(N^-)。以PMOS晶体管为例，基材10与半导体层11则分别具有高浓度的P型掺杂(P⁺doping)以及低浓度的P型掺杂(P^-doping)。

相较于硅，碳化硅的能隙(band gap)较宽，且具有优选的导热性。另外，由碳化硅所制作的半导体功率元件具有较快的切换速度、较低的电力损耗以及较高的耐压。因此，在本实施例中，基材10与半导体层11的材料都是碳化硅。

必须说明的是，半导体层11可被定义出元件区以及终端区，图2A示出的是半导体功率元件的元件区的局部剖面示意图。

另外，在图2A的实施例中，通过在不同区域掺杂不同浓度及不同类型的导电性杂质，半导体层11可被区分为漂移区110(drift region)、基体区111(body region)及源极区112(source region)。基体区111与源极区112较靠近于半导体层11的上表面11a，也就是形成于半导体层11的上半部。

在一实施例中，对半导体层11进行一基体掺杂工艺，以形成基体区111，前述的基体掺杂工艺是在半导体层11中掺杂第二型导电性杂质。必须说明的是，基体区111分布于元件区以及终端区内。

之后，对半导体层11进行一源极掺杂工艺，以形成源极区112。前述的源极掺杂工艺是在基体区111内掺杂高浓度的第一型导电性杂质，且源极区112的掺杂浓度会大于基体区111的掺杂浓度。

也就是说，源极区112形成于基体区111内，且位于元件区。另外，源极区112会通过基体区111和漂移区110分隔，以定义出至少一通道区113。进一步而言，通道区113位于源极区112的其中一边缘与基体区111的其中一边缘之间，并邻近于半导体层11的上表面11a。

在图2A中，两个基体区111通过漂移区110彼此分隔，并分别和两个源极区112定义出两个通道区113。

接着，进行图1的步骤S110。参照图2B至图2D，显示本发明实施例形成栅极堆叠结构于半导体层11上的详细流程。

如图2B所示，先形成一栅绝缘材料层120’以及一初始栅极层121’于半导体层11的上表面11a。栅绝缘材料层120’与初始栅极层121’会覆盖半导体层11的整个上表面11a。

栅绝缘材料层120’的材料可以是氮化物或氧化物，如：氧化硅、氧化铝、氮化硅、氮氧化硅或者是其他适合的介电材料。

初始栅极层121’被形成于栅绝缘材料层120’上，以通过栅绝缘材料层120’和半导体层11隔离。初始栅极层121’的材料为导电材料，例如是重掺杂多晶硅或者是其他金属或合金。在一实施例中，初始栅极层121’的厚度比栅绝缘材料层120’的厚度大。

请参照图2C，在本实施例的制造方法中，还进一步形成初始屏蔽层122’于初始栅极层121’上。据此，栅绝缘材料层120’、初始栅极层121’以及初始屏蔽层122’形成一初始栅极堆叠结构12’。初始屏蔽层122’的材料可以是氮化物或者氧化物，本发明并不限制。在一实施例中，初始屏蔽层122’的厚度会等于或者大于初始栅极层121’的厚度。

请参照图2D，图案化初始栅极堆叠结构12’，以形成栅极堆叠结构12。必须说明的是，栅极堆叠结构12会具有位于元件区的第一部分12A以及位于终端区的第二部分12B。因此，图2D只示出栅极堆叠结构12的第一部分12A的剖面示意图，来进行说明。

具体而言，可以通过对前述的栅绝缘材料层120’、初始栅极层121’以及初始屏蔽层122’进行干蚀刻或湿蚀刻，来形成栅极堆叠结构。

据此，栅极堆叠结构12会包括栅绝缘层120、栅极121以及覆盖于栅极121上的屏蔽层122。通过蚀刻，以去除一部分栅绝缘材料层120’之后，形成栅绝缘层120。相似地，栅极121是通过蚀刻初始栅极层121’而形成，而屏蔽层122是通过蚀刻初始屏蔽层122’而形成。在本实施例中，栅绝缘层120、栅极121以及屏蔽层122会具有大致相同的宽度。

栅极堆叠结构12会在一垂直方向上和源极区112与基体区111部分重叠。在图2D中，两个源极区112分别连接于栅极堆叠结构12的两个相反侧，且栅极堆叠结构与两个通道区113重叠。进一步而言，栅极堆叠结构12会和通道区113在垂直方向上重叠，以控制半导体功率元件的开启与关闭。

以NMOS晶体管为例，当栅极121被施加正偏压时，电子会累积在通道区113，从而在通道区113产生电流，以使NMOS晶体管被开启。据此，当栅极121被施加负偏压时，NMOS晶体管被关闭。

另外，栅极堆叠结构12并不会完全覆盖源极区112，而会使源极区112被局部地暴露于半导体层11的上表面11a，以制作用以使源极区112与栅极121电性连接于一外部控制电路的内连线路结构。

接着，进行图1的步骤S120。参照图2E至图2F，显示形成间隔部的详细流程。如图2E所示，先形成一介电材料层13’覆盖半导体层11的上表面11a以及栅极堆叠结构12的外表面(包括侧壁面以及顶面)。

介电材料层13’可以是氮化物层或者是氧化物层，例如：氧化硅层、氮化硅层、氧化铝层、氮氧化硅层等等，本发明并不限制。另外，介电材料层13’的厚度大约是介于50纳米至500纳米。

接着，如图2F所示，执行一蚀刻步骤，以去除覆盖栅极堆叠结构12上以及位于上表面11a上的一部分介电材料层13’，以形成间隔部13S。具体而言，覆盖于栅极堆叠结构12的顶面以及覆盖半导体层11的上表面11a上的一部分介电材料层13’会被去除，而只留下覆盖栅极堆叠结构12的侧壁面的介电材料层，而形成间隔部13S。

在本实施例中，是通过执行干蚀刻(dry etching)步骤，自对准形成间隔部13S。由于干蚀刻对于向下蚀刻的速率会远高于侧向蚀刻的速率，因此可以确保在去除位于栅极堆叠结构12的顶面以及半导体层11的上表面11a上的部分介电材料层时，保留位于栅极堆叠结构12的侧壁面的介电材料层。

据此，间隔部13S在平行于栅极堆叠结构12的一宽度方向上具有一最大厚度D，且最大厚度D和介电材料层13’的厚度大致相同。在一实施例中，因此，间隔部13S的最大厚度D介于50纳米至500纳米。如图2F所示，间隔部13S还具有一最大高度H，也就是间隔部13S的顶端相对于半导体层11的上表面11a之间的垂直距离。在本实施例中，间隔部13S的最大高度H和栅极堆叠结构12的高度大致相同。

另外，间隔部13S在平行于栅极堆叠结构12的一宽度方向上的厚度由下向上递减。也就是说，靠近于半导体层11的间隔部13S的厚度会大于远离半导体层11的间隔部13S的厚度。间隔部13S会覆盖源极区112的一部分，且源极区112的另一部分暴露于半导体层11的上表面11a。

必须说明的是，在本发明实施例的制造方法中，通过形成间隔部13S来定义出后续要形成硅化物的位置。请继续参照图1的步骤S130，以及图2G至图2H，其显示以间隔部13S以及栅极堆叠结构12为屏蔽，执行一自对准硅化工艺的详细流程。

如图2G所示，先形成导电层14’全面地覆盖半导体层11的上表面11a、间隔部13S以及栅极堆叠结构12。导电层14’的材料可以是钨、钛、钴、钽、镍、钯或其任意组合。

接着，如图2H所示，执行一热处理于导电层，以促使一部分导电层14’与半导体层11反应而形成硅化物层14。另外一部分覆盖于栅极堆叠结构12以及间隔部13S上的导电层14’并反应。因此，在后续步骤中，会将未反应的导电层14’去除。

必须说明的是，在一实施例中，栅极121为重掺杂多晶硅。若导电层14’直接接触栅极121，并在执行热处理时和栅极121产生硅化反应，热处理的高温可能会导致栅极121熔融而变形。

因此，本实施例中，覆盖于栅极堆叠结构12的导电层14’，会通过屏蔽层122和栅极121相互隔绝。如此，在执行热处理时，屏蔽层122可保护栅极121，以避免导电层14’和栅极121产生硅化反应。

接着，请继续参照图1的步骤S140，图3A至图3D以及图4A至图4C，其示出形成内连线路结构于半导体层11上的详细流程。

请先参照图3A，首先，形成一层间介电材料层15’全面地覆盖硅化物层14、间隔部13S以及栅极堆叠结构12。层间介电材料层15’的材料可以选择硼磷硅玻璃(BPSG)，磷硅玻璃(PSG)、氧化物、氮化物或其组合。

接着，请一并参照图3B至图3D。图3B为本发明一实施例的半导体功率元件在步骤S140的局部俯视示意图，图3C为图3B的半导体功率元件沿着线IIIC-IIIC的局部剖面示意图，且图3D为图3B的半导体功率元件沿着线IIID-IIID的局部剖面示意图。

先说明的是，如前所述，半导体层11被定义出元件区AR以及终端区TR，且栅极堆叠结构12具有位于元件区AR内的一第一部分12A，以及位于终端区TR内的一第二部分12B，如图3B所示。

在图3B中，层间介电材料层15’被图案化，以形成具有至少一源极接触开口15S以及至少一栅极接触开口15G的层间介电层15。在一实施例中，栅极接触开口15G与源极接触开口15S都是在图案化层间介电材料层15’的步骤中被定义出来。

另外，在本实施例中，栅极接触开口15G对应于栅极堆叠结构12的第二部分12B，因此栅极接触开口15G位于终端区TR内。在其他实施例中，栅极接触开口15G也可以位于元件区AR内。

如图3B与图3C所示，源极接触开口15S位于元件区AR内，以硅化物层14会通过源极接触开口15S而被暴露。要说明的是，只要能使源极区112与栅极121电性连接于外部控制线路，本发明并不限制源极接触开口15S与栅极接触开口15G的位置。

另外，如图3B与图3D所示，在图案化层间介电材料层15’的步骤之后，本发明实施例的制造方法还进一步包括：通过栅极接触开口15G去除一部分屏蔽层122，以暴露栅极121。也就是说，屏蔽层122具有和栅极接触开口15G连通的一延伸开口122H。

请继续参照图4A至图4C。图4A为本发明一实施例的半导体功率元件在制造流程中的局部俯视示意图，图4B为图4A的半导体功率元件沿着线IVB-IVB的局部剖面示意图。图4C为图4A的半导体功率元件沿着线IVC-IVC的局部剖面示意图。

如图4A所示，将源极导电层16与栅极导电层17形成于半导体层11上，以分别电性连接于源极区112以及栅极121。源极导电层16与栅极导电层17可以在相同的工艺中完成。另外，栅极导电层17与源极导电层16彼此分隔设置。

如图4A以及图4B所示，源极导电层16被形成于元件区AR，并填入源极接触开口15S内，以电性连接源极区112。进一步而言，源极导电层16通过硅化物层14而电性连接于源极区112。如图4C所示，栅极导电层17位于栅极接触开口15G以及延伸开口122H内，以电性连接栅极121。

值得注意的是，在本发明实施例中，层间介电层15会覆盖一部分的硅化物层14。进一步而言，硅化物层14由源极导电层16下方朝栅极堆叠结构12的方向延伸至层间介电层15下方，直到接触间隔部13S。

由于硅化物层14的电阻值通常会比源极区112本身的电阻值更低，因此硅化物层14和通道区113之间的水平距离越远，半导体功率元件M1的导通电阻越大。因此，在本实施例中，硅化物层14和通道区113之间的最短距离和间隔部13S的最大厚度D相关。

必须说明的是，现有技术中，在制作半导体功率元件的内连线路时，通常是先形成介电层之后，再对介电层蚀刻，以定义出分别对应于源极区与栅极的多个接触窗，之后，才通过自对准金属硅化工艺，以分别在源极区以及栅极分别形成硅化物层(silicide)。然而，由于工艺限制，以及介电层的阻隔，无法使更大面积的源极区112上方形成硅化物层。因此，硅化物层与通道区113之间的最短距离难以缩减至低于500纳米，也使现有半导体功率元件的导通电阻无法进一步降低。

相较之下，本发明是在执行自对准硅化工艺之前，直接以间隔部定义形成硅化物层14的位置，的后才形成内连线路结构。如此，可以使硅化物层14和通道区113之间的最短距离缩减至100至200纳米，从而可进一步降低半导体功率元件M1的导通电阻，并减少导通损失。

基于上述，如图4A至4C，本发明实施例还提供一半导体功率元件M1，其包括基材10、半导体层11、栅极堆叠结构12、间隔部13S、硅化物层14以及内连线路结构。

半导体层11设置于基材10上，且半导体层11内至少具有一基体区111以及位于基体区111内的一源极区112。源极区112连接于半导体层11的上表面11a，且源极区112的边缘与基体区111的边缘之间定义出通道区113。半导体层11被定义出一元件区AR以及一终端区TR。

栅极堆叠结构12设置于半导体层11上，且栅极堆叠结构12在一垂直方向重叠于通道区113。如上所述，栅极堆叠结构12包括栅绝缘层120、栅极121以及一覆盖于栅极121上的屏蔽层122。另外，栅极堆叠结构具有位于元件区AR内的一第一部分12A以及位于终端区TR内的一第二部分12B。

间隔部13S设置于半导体层11上，并覆盖栅极堆叠结构12的侧壁面。间隔部13S在平行于栅极堆叠结构12的一宽度方向上具有一最大厚度，且最大厚度介于50纳米至500纳米。

硅化物层14接触源极区112，并且硅化物层14和通道区113之间的最短距离介于100至200纳米。

内连线路结构包括层间介电层15、源极导电层16以及栅极导电层17。层间介电层15具有源极接触开口15S以及栅极接触开口15G，其中，栅极接触开口15G对应于栅极堆叠结构12的第二部分12B。

源极导电层16设置于层间介电层15上，并通过源极接触开口15S接触硅化物层14，以电性连接于源极区112。在本实施例中，硅化物层14由源极导电层16下方朝栅极堆叠结构12的方向延伸至层间介电层15下方。也就是说，层间介电层15与源极导电层16都会和硅化物层14在垂直方向上重叠，而间隔部13S下方则没有硅化物层14。

栅极导电层17也设置于层间介电层15上，并通过栅极接触开口15G以及屏蔽层122的延伸开口122H电性连接于栅极121。本实施例中，栅极导电层17位于终端区TR内，并和源极导电层16分隔设置。

综合上述，本发明的有益效果在于本发明技术方案所提供的半导体功率元件及其制造方法，其通过“在形成内连线路结构之前，先形成覆盖栅极堆叠结构12的侧壁面的间隔部13S，以及进行自对准硅化工艺”的技术手段，可以缩减硅化物层14至通道区113之间的最短距离。由于硅化物层14的电阻值通常会比源极区112本身的电阻值更低，因此缩减硅化物层14与通道区113之间的距离，可进一步降低半导体功率元件M1的导通电阻。

另外，在本发明实施例的半导体功率元件中，栅极121可通过屏蔽层122来与在自对准硅化工艺中所形成的导电层14’阻隔，以避免栅极121因热处理的高温以及硅化反应而被熔融或变形。

以上所公开的内容仅为本发明的优选可行实施例，并非因此局限本发明的权利要求书的保护范围，所以凡是运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的权利要求书的保护范围内。