阅读说明：本技术 包括场效应晶体管的半导体器件 (Semiconductor device including field effect transistor ) 是由 金珍永 益冈有里 于 2019-07-18 设计创作，主要内容包括：本发明公开了一种半导体器件,该半导体器件包括：衬底,包括第一阱区；设置在衬底上的栅电极；设置在衬底和栅电极之间的半导体图案；设置在衬底上且在栅电极的相对两侧的多个源极/漏极图案；杂质层,设置在衬底中且在半导体图案与第一阱区之间；以及阻挡层,设置在衬底中且在半导体图案与杂质层之间。阻挡层包括氧。(The invention discloses an semiconductor device, which comprises a substrate, a gate electrode, a semiconductor pattern, a plurality of source/drain patterns, an impurity layer and a barrier layer, wherein the substrate comprises a th well region, the gate electrode is arranged on the substrate, the semiconductor pattern is arranged between the substrate and the gate electrode, the source/drain patterns are arranged on the substrate and are arranged on two opposite sides of the gate electrode, the impurity layer is arranged in the substrate and is arranged between the semiconductor pattern and a th well region, and the barrier layer is arranged in the substrate and is arranged between the semiconductor pattern and the impurity layer.)

包括场效应晶体管的半导体器件

技术领域

本发明构思涉及一种半导体器件，更具体地，涉及一种包括场效应晶体管的半导体器件。

背景技术

半导体器件可以包括集成电路，该集成电路包括金属氧化物半导体场效应晶体管(MOSFET)。随着集成电路的尺寸和其设计规则的尺寸减小，MOSFET的尺寸也日益按比例缩小。MOSFET的按比例缩小会使半导体器件的操作特性劣化。因此，一直在进行研究以制造半导体器件，该半导体器件具有提高的性能同时克服了由于半导体器件的增加的集成度而引起的限制。

发明内容

根据本发明构思的示例性实施例，一种半导体器件包括：衬底，包括第一阱区；栅电极，设置在衬底上；半导体图案，设置在衬底和栅电极之间；多个源极/漏极图案，设置在衬底上且在栅电极的相反两侧；杂质层，设置在衬底中且在半导体图案与第一阱区之间；阻挡层，设置在衬底中且在半导体图案和杂质层之间。阻挡层包括氧。

根据本发明构思的示例性实施例，一种半导体器件包括：衬底；栅电极，设置在衬底上；半导体图案，设置在衬底和栅电极之间；多个源极/漏极图案，设置在衬底上且在栅电极的相反两侧；杂质层，设置在衬底中并与半导体图案相邻；阻挡层，设置在衬底中且在半导体图案和杂质层之间。杂质层包括具有第一导电类型的杂质。杂质层的上部中的第一导电类型的杂质浓度大于杂质层的下部中的第一导电类型的杂质浓度。

根据本发明构思的示例性实施例，一种半导体器件包括：衬底；多个栅电极，设置在衬底上；半导体图案，设置在衬底和栅电极之间；多个源极/漏极图案，设置在衬底上，其中所述多个源极/漏极图案中的每个设置在所述多个栅电极中的一对栅电极之间；杂质层，设置在衬底中并包括具有第一导电类型的杂质；阻挡层，设置在衬底中并在半导体图案和杂质层之间。阻挡层邻近杂质层的上表面设置。

附图说明

通过参考附图详细描述本发明构思的示例性实施例，本发明构思的以上和其它特征将变得更加明显，其中：

图1是示出根据本发明构思的示例性实施例的半导体器件的平面图；

图2A、2B和2C分别是根据本发明构思的示例性实施例的沿图1的线I-I'、II-II'和III-III'截取的剖视图；

图3是示出根据本发明构思的示例性实施例的杂质层中的杂质浓度的曲线图；

图4A、5A、6A、7A和8A是沿图1的线I-I'截取的剖视图，示出根据本发明构思的示例性实施例的制造半导体器件的方法；

图4B、5B、6B、7B和8B是沿图1的线II-II'截取的剖视图，示出根据本发明构思的示例性实施例的制造半导体器件的方法；

图4C、5C、6C、7C和8C是沿图1的线III-III'截取的剖视图，示出根据本发明构思的示例性实施例的制造半导体器件的方法；

图9A、9B和9C分别是沿图1的线I-I'、II-II'和III-III'截取的剖视图，示出根据本发明示例性实施例的半导体器件；

图10A、11A和12A是沿图1的线I-I'截取的剖视图，示出根据本发明构思的示例性实施例的制造半导体器件的方法；

图10B、11B和12B是沿图1的线II-II'截取的剖视图，示出根据本发明构思的示例性实施例的制造半导体器件的方法；

图10C、11C和12C是沿图1的线III-III'截取的剖视图，示出根据本发明构思的示例性实施例的制造半导体器件的方法；

图13A、13B和13C分别是沿图1的线I-I'、II-II'和III-III'截取的剖视图，示出根据本发明构思的示例性实施例的半导体器件；

图14A、15A和16A是沿图1的线I-I'截取的剖视图，示出根据本发明构思的示例性实施例的制造半导体器件的方法；

图14B、15B和16B是沿图1的线II-II'截取的剖视图，示出根据本发明构思的示例性实施例的制造半导体器件的方法；和

图14C、15C和16C是沿图1的线III-III'截取的剖视图，示出根据本发明构思的示例性实施例的制造半导体器件的方法。

具体实施方式

下面将参考附图更详细地描述本发明构思的示例性实施例，附图中示出了本发明构思的示例性实施例。

图1是示出根据本发明构思的示例性实施例的半导体器件的平面图。图2A、2B和2C分别是根据本发明构思的示例性实施例的沿图1的线I-I'、II-II'和III-III'截取的剖视图。图3是示出根据本发明构思的示例性实施例的杂质层中的杂质浓度的曲线图。

参照图1和图2A至2C，衬底100可以包括有源区AR和从有源区AR突出的多个有源图案AP。有源图案AP可以在有源区AR上沿第一方向D1延伸，并且每个有源图案AP可以在与第一方向D1交叉的第二方向D2上彼此间隔开。第一方向D1和第二方向D2可以平行于衬底100的底表面100B延伸。衬底100可以是例如硅衬底、锗衬底、硅锗衬底或绝缘体上硅(SOI)衬底。

衬底100可以包括限定有源区AR的第一器件隔离图案130。第一器件隔离图案130可以设置在有源区AR的对应侧表面上。例如，第一器件隔离图案130可以接触有源区AR的对应侧表面。衬底100还可以包括限定有源图案AP的第二器件隔离图案132。第二器件隔离图案132可以设置在有源区AR上。第二器件隔离图案132可以在有源区AR上沿第一方向D1延伸，并且每个第二器件隔离图案132可以在第二方向D2上彼此间隔开。第二器件隔离图案132和有源图案AP可以在有源区AR上沿第二方向D2交替设置。一对第二器件隔离图案132可以设置在每个有源图案AP的相应的相反两个侧表面上。例如，每个第二器件隔离图案132可以设置在每对有源图案AP之间。第一器件隔离图案130可以比第二器件隔离图案132深。例如，第一器件隔离图案130的底表面130B可以处于比第二器件隔离图案132的底表面132B的高度低的高度处。在本说明书中，例如，术语“高度”可以指示距衬底100的底表面100B的距离。第一器件隔离图案130和第二器件隔离图案132可以彼此连接并且可以构成一个电介质层的部分。第一器件隔离图案130和第二器件隔离图案132可以包括例如氧化物、氮化物或氮氧化物。

第一阱区102可以设置在衬底100的有源区AR中。第一阱区102可以是在该处衬底100掺杂有具有第一导电类型的掺杂剂(或例如杂质)的杂质区。例如，第一阱区102可以具有第一导电类型。例如，当第一导电类型是N型时，具有第一导电类型的掺杂剂可以是例如磷(P)。例如，第一导电类型是P型，具有第一导电类型的掺杂剂可以是例如硼(B)。

第二阱区104、杂质层110和阻挡层120可以设置在每个有源图案AP中。第二阱区104可以设置在每个有源图案AP的下部，杂质层110和阻挡层120可以设置在每个有源图案AP的上部。杂质层110可以插置在第二阱区104和阻挡层120之间。例如，第二阱区104可以设置在有源区AR上，杂质层110可以设置在第二阱区104上，阻挡层120可以设置在杂质层110上。第二阱区104可以是在该处衬底100掺杂有具有第一导电类型的掺杂剂的杂质区。第二阱区104可以具有与第一阱区102的导电类型相同的导电类型。根据本发明构思的示例性实施例，第二阱区104中的第一导电类型的掺杂剂浓度可以与第一阱区102中的第一导电类型的掺杂剂浓度基本相同。

杂质层110可以是在该处衬底100掺杂有具有第一导电类型的掺杂剂的杂质区域。杂质层110可以具有与第一和第二阱区102和104的导电类型相同的导电类型。杂质层110中的第一导电类型的掺杂剂浓度可以大于第一和第二阱区102和104的每个中的第一导电类型的掺杂剂浓度。阻挡层120可以设置在衬底100中并且可以包括氧原子。例如，阻挡层120可以包括硅氧化物。阻挡层120可以用作扩散中断层，其可以防止具有第一导电类型的掺杂剂在杂质层110中扩散。

参见图3，虚线(a)可以表示在退火工艺之前杂质层110中具有第一导电类型的掺杂剂的浓度分布，实线(b)可以表示在退火工艺之后杂质层110中具有第一导电类型的掺杂剂的浓度分布。退火工艺可以引起杂质层110中具有第一导电类型的掺杂剂的扩散，而阻挡层120可以防止具有第一导电类型的掺杂剂的扩散。结果，具有第一导电类型的掺杂剂可以从杂质层110的下部110L扩散，然后可以堆积在杂质层110的上部110U中。例如，上部110U可以与杂质层110的上表面相邻，下部110L可以与杂质层110的下表面相邻。杂质层110可以被构造为使得上部110U可以比下部110L更靠近阻挡层120。因此，如实线(b)所示，杂质层110中的第一导电类型的掺杂剂浓度可以在杂质层110的上部110U处具有最大值。

参见图1和图2A至2C，有源结构AS可以设置在衬底100上。有源结构AS可以设置在相应的有源图案AP上。有源结构AS可以沿第一方向D1延伸并且可以在第二方向D2上彼此间隔开。每个有源结构AS可以包括半导体图案SP和源极/漏极图案SD。源极/漏极图案SD可以跨过沿第一方向D1延伸的半导体图案SP在第一方向D1上彼此间隔开。例如，半导体图案SP可以设置在相邻的源极/漏极图案SD之间。

半导体图案SP可以是从用作籽晶的衬底100生长的外延图案。半导体图案SP可以包括本征半导体材料。例如，半导体图案SP可以包括未掺杂的硅。源极/漏极图案SD可以是从用作籽晶的衬底100生长的外延图案。源极/漏极图案SD可以包括例如硅锗(SiGe)、硅(Si)和/或碳化硅(SiC)中的至少一种。源极/漏极图案SD还可以包括具有第二导电类型的掺杂剂。源极/漏极图案SD可以具有第二导电类型，其可以与第一导电类型不同。例如，源极/漏极图案SD可以具有与杂质层110的导电类型以及第一和第二阱区102和104的导电类型不同的导电类型。例如，当第一导电类型是N型时，第二导电类型可以是P型，当第一导电类型是P型时，第二导电类型可以是N型。具有第二导电类型的掺杂剂可以与具有第一导电类型的掺杂剂不同。例如，当第二导电类型是N型时，具有第二导电类型的掺杂剂可以是例如磷(P)。例如，当第二导电类型是P型时，具有第二导电类型的掺杂剂可以是例如硼(B)。

阻挡层120可以插置在杂质层110和半导体图案SP之间。在本发明构思的示例性实施例中，每个源极/漏极图案SD可以接触阻挡层120或杂质层110和阻挡层120。例如，每个源极/漏极图案SD可以穿透阻挡层120并接触杂质层110。在这种情况下，杂质层110的至少一部分可以在相邻的源极/漏极图案SD之间延伸。另外，杂质层110可以在第二阱区104和源极/漏极图案SD之间。例如，每个源极/漏极图案SD可以具有处于比杂质层110的底表面110B的高度更高的高度处的最低底表面SD_B。然而，本发明构思不限于此。例如，每个源极/漏极图案SD的最低底表面SD_B可以位于与杂质层110的底表面110B的高度基本相同的高度处。

第二器件隔离图案132可以设置在每个有源结构AS的相应的相反两侧。第二器件隔离图案132可以暴露半导体图案SP并且还暴露每个源极/漏极图案SD的上部。有源鳍AF可以包括由第二器件隔离图案132暴露的半导体图案SP。第二器件隔离图案132的顶表面132U可以处于比半导体图案SP的顶表面SP_U的高度低的高度处，并且可以暴露半导体图案SP的侧表面SP_S。第一器件隔离图案130的顶表面可以处于与第二器件隔离图案132的顶表面132U的高度基本相同的高度处，但是本发明构思不限于此。

设置在衬底100上的栅极结构GS可以跨越有源结构AS延伸。栅极结构GS可以沿第二方向D2延伸并且可以覆盖每个有源结构AS的半导体图案SP。栅极结构GS可以覆盖半导体图案SP的顶表面SP_U和侧表面SP_S，并且可以沿第二方向D2延伸以覆盖第二器件隔离图案132的顶表面132U。源极/漏极图案SD可以分别设置在栅极结构GS的相反两侧。栅极结构GS可以设置为多个，在这种情况下，所述多个栅极结构GS可以沿第二方向D2延伸并且可以在第一方向D1上彼此间隔开。

栅极结构GS可以包括沿第二方向D2延伸的栅电极GE、在栅电极GE和半导体图案SP之间的栅极电介质图案GI、在栅电极GE的顶表面上的栅极覆盖图案CAP、以及在栅电极GE的侧表面上的栅极间隔物GSP。栅电极GE可以覆盖半导体图案SP的顶表面SP_U和侧表面SP_S，并且可以沿第二方向D2延伸以覆盖第二器件隔离图案132的顶表面132U。栅极电介质图案GI可以沿栅电极GE的底表面延伸。栅极电介质图案GI可以插置在栅电极GE与半导体图案SP的顶表面SP_U之间以及在栅电极GE与半导体图案SP的每个侧表面SP_S之间。栅极电介质图案GI可以在栅电极GE与第二器件隔离图案132的每个顶表面132U之间延伸。栅极电介质图案GI可以从栅电极GE的底表面朝向栅电极GE与栅极间隔物GSP之间的间隙延伸。栅极间隔物GSP可以沿栅电极GE的侧表面在第二方向D2上延伸，栅极覆盖图案CAP可以沿栅电极GE的顶表面在第二方向D2上延伸。

栅电极GE可以包括掺杂半导体、导电金属氮化物(例如，钛氮化物、钽氮化物等)和/或金属(铝、钨等)。栅极电介质图案GI可以包括一个或更多个高k电介质层。例如，栅极电介质图案GI可以包括铪氧化物、铪硅酸盐、锆氧化物和/或锆硅酸盐。栅极覆盖图案CAP和栅极间隔物GSP可以包括氮化物(例如，硅氮化物)。

栅电极GE、半导体图案SP和源极/漏极图案SD可以构成晶体管。半导体图案SP(或例如，有源鳍AF)可以用作晶体管的沟道。当晶体管是NMOSFET时，第一和第二阱区102和104以及杂质层110的第一导电类型可以是P型，源极/漏极图案SD的第二导电类型可以是N型。在这种情况下，源极/漏极图案SD可以被构造为向半导体图案SP提供拉伸应变。当晶体管是PMOSFET时，第一和第二阱区102和104以及杂质层110的第一导电类型可以是N型，源极/漏极图案SD的第二导电类型可以是P型。在这种情况下，源极/漏极图案SD可以被构造为向半导体图案SP提供压缩应变。

当晶体管使用本征半导体图案作为沟道时，可以增加晶体管的电阻分布从而驱动晶体管以低电压操作；然而，晶体管可能易受由源极/漏极图案SD中的掺杂剂的扩散导致的短沟道效应的影响。

根据本发明构思的示例性实施例，杂质层110和阻挡层120可以与半导体图案SP和源极/漏极图案SD相邻地设置。例如，杂质层110可以是在该处衬底100被重掺杂有掺杂剂(例如，具有第一导电类型的掺杂剂)的区域，该掺杂剂的导电类型不同于源极/漏极图案SD的导电类型，并且阻挡层120可以包括氧原子。阻挡层120可以用作扩散中断层，其可以防止具有第一导电类型的掺杂剂在杂质层110中的扩散，因此在杂质层110中具有第一导电类型的掺杂剂可以堆积在杂质层110的上部110U。结果，杂质层110中的第一导电类型的掺杂剂浓度可以在杂质层110的上部110U具有最大值。杂质层110和阻挡层120可以抑制具有第二导电类型的掺杂剂在源极/漏极图案SD中的扩散。因此，可以抑制晶体管的短沟道效应并防止掺杂剂扩散到源极/漏极图案SD。

层间电介质层200可以设置在衬底100上并且可以覆盖有源结构AS和栅极结构GS。层间电介质层200可以覆盖第一和第二器件隔离图案130和132的顶表面。层间电介质层200可以包括源极/漏极接触和栅极接触。例如，层间电介质层200可以连接到对应的源极/漏极图案SD，并且可以连接到栅电极GE。源极/漏极接触和栅极接触可以分别向源极/漏极图案SD和栅电极GE施加电压。层间电介质层200可以包括例如氧化物、氮化物或氮氧化物。

图4A至8A是沿图1的线I-I'截取的剖视图，示出了根据本发明构思的示例性实施例的制造半导体器件的方法。图4B至8B是沿图1的线II-II'截取的剖视图，示出了根据本发明构思的示例性实施例的制造半导体器件的方法。图4C至8C是沿图1的线III-III'截取的剖视图，示出了根据本发明构思的示例性实施例的制造半导体器件的方法。下面描述的描述，其可以与参考图1和图2A至2C所讨论的半导体器件的描述相同或相似，可以被省略至所省略的细节可至少类似于已经讨论过的相应元件的程度。

参照图1和图4A至4C，可以在衬底100中顺序地形成第一阱区102、第二阱区104、杂质层110和阻挡层120。第一阱区102和第二阱区104可以通过用具有第一导电类型的掺杂剂掺杂衬底100(例如，通过执行离子注入工艺)形成。第二阱区104中的第一导电类型的掺杂剂浓度可以与第一阱区102中的第一导电类型的掺杂剂浓度基本相同。通过用具有第一导电类型的掺杂剂掺杂衬底100，例如，通过执行离子注入工艺，可以形成杂质层110。杂质层110中的第一导电类型的掺杂剂浓度可以大于第一和第二阱区102和104的每个中的第一导电类型的掺杂剂浓度。通过使用例如在其中衬底100被注入氧原子的离子注入工艺，可以形成阻挡层120。杂质层110和阻挡层120可以与衬底100的表面相邻地形成。

如参考图3所讨论的，杂质层110中的第一导电类型的掺杂剂浓度可以如由虚线(a)所表达地那样分布。当执行随后的退火工艺时，杂质层110中具有第一导电类型的掺杂剂可以扩散，并且阻挡层120可以防止具有第一导电类型的掺杂剂的扩散。结果，具有第一导电类型的掺杂剂可以从杂质层110的下部110L扩散，然后可以堆积在杂质层110的上部110U。在随后的退火工艺之后，杂质层110中的第一导电类型的掺杂剂浓度可以如由图3所示的实线(b)所表达地那样分布。

半导体层140可以形成在衬底100上。半导体层140的形成可以包括执行在其中衬底100用作籽晶的选择性外延生长工艺。半导体层140可以包括本征半导体材料。例如，半导体层140可以包括未掺杂的硅。在本发明构思的示例性实施例中，半导体层140可以具有第一厚度T1。

根据本发明构思的示例性实施例，可以在半导体层140中和衬底100中形成第一器件隔离图案130。第一器件隔离图案130的形成可以包括：形成第一沟槽130T以穿透衬底100的一部分和半导体层140，在半导体层140上形成第一器件隔离层以填充第一沟槽130T，以及在第一器件隔离层上执行平坦化工艺直到半导体层140的顶表面暴露。第一沟槽130T可以限定衬底100的有源区AR。第一阱区102、第二阱区104、杂质层110和阻挡层120可以顺序地设置在有源区AR中，半导体层140可以设置在有源区AR上。

参照图1和图5A至5C，可以在半导体层140中和有源区AR中形成第二器件隔离图案132。第二器件隔离图案132的形成可以包括形成第二沟槽132T以穿透有源区AR的上部和半导体层140。第二沟槽132T可以将半导体层140分离成初始半导体图案142，并且还将有源区AR的上部分离成有源图案AP。有源图案AP可以沿第一方向D1延伸，并且可以在第二方向D2(例如，与第一方向D1交叉的第二方向D2)上彼此间隔开。第一方向D1和第二方向D2可以平行于衬底100的底表面100B并且可以彼此交叉。每个有源图案AP可以从有源区AR的下部向上突出。例如，第一阱区102可以设置在有源区AR的下部中，第二阱区104、杂质层110和阻挡层120可以顺序地设置在第一阱区102上的每个有源图案AP中。初始半导体图案142可以设置在相应的有源图案AP上。初始半导体图案142可以沿第一方向D1延伸并且可以在第二方向D2上彼此间隔开。

第二器件隔离图案132的形成可以包括：在衬底100上形成第二器件隔离层以填充第二沟槽132T，以及在第二器件隔离层上执行平坦化工艺直到初始半导体图案的顶表面142暴露。根据本发明构思的示例性实施例，第一和第二器件隔离图案130和132的上部可以凹陷以暴露初始半导体图案142。

参照图1和图6A至6C，牺牲栅极结构SGS可以跨越初始半导体图案142以及第一和第二器件隔离图案130和132延伸。牺牲栅极结构SGS可以在第二方向D2上延伸。牺牲栅极结构SGS可以包括沿第二方向D2延伸的牺牲栅极图案SGP、沿牺牲栅极图案SGP的底表面延伸的蚀刻停止图案152、设置在牺牲栅极图案SGP的顶表面上的掩模图案150和设置在牺牲栅极图案SGP的侧表面上的栅极间隔物GSP。例如，牺牲栅极结构SGS的形成可以包括：在衬底100上形成蚀刻停止层以覆盖初始半导体图案142以及第一和第二器件隔离图案130和132，在蚀刻停止层上形成牺牲栅极层，在牺牲栅极层上形成掩模图案150，以及使用掩模图案150作为蚀刻掩模依次蚀刻牺牲栅极层和蚀刻停止层。牺牲栅极层和蚀刻停止层可以被蚀刻以分别形成牺牲栅极图案SGP和蚀刻停止图案152。牺牲栅极结构SGS的形成还可以包括在牺牲栅极图案SGP的侧表面上形成栅极间隔物GSP。例如，栅极间隔物GSP的形成可以包括：在衬底100上形成间隔物层以覆盖掩模图案150、牺牲栅极图案SGP和蚀刻停止图案152，然后各向异性地蚀刻该间隔物层。蚀刻停止图案152可以包括例如硅氧化物，牺牲栅极图案SGP可以包括例如多晶硅。掩模图案150和栅极间隔物GSP可以包括例如氮化物(例如，硅氮化物)。

牺牲栅极结构SGS可以用作蚀刻掩模以图案化每个初始半导体图案142。因此，凹陷区RR可以形成在牺牲栅极结构SGS的相反两侧，半导体图案SP可以形成在牺牲栅极结构SGS下方。例如，凹陷区RR可以设置在相邻的牺牲栅极结构SGS之间。凹陷区RR可以暴露半导体图案SP的侧表面。根据本发明构思的示例性实施例，每个有源图案AP可以在凹陷区RR的形成期间被凹进。每个凹陷区RR可以暴露杂质层110和/或阻挡层120。例如，每个凹陷区RR可以穿透阻挡层120并暴露杂质层110。例如，每个凹陷区RR可以部分地穿透杂质层110。

参照图1和图7A至7C，可以在相应的凹陷区RR中形成源极/漏极图案SD。源极/漏极图案SD的形成可以包括执行选择性外延生长工艺，在其中半导体图案SP和每个有源图案AP用作籽晶。源极/漏极图案SD可以包括例如硅锗(SiGe)、硅(Si)和碳化硅(SiC)中的一种或更多种。源极/漏极图案SD的形成还可以包括在选择性外延生长工艺期间或之后用具有第二导电类型的掺杂剂注入源极/漏极图案SD。具有第二导电类型的掺杂剂可以与具有第一导电类型的掺杂剂不同。例如，当第一导电类型是N型时，第二导电类型可以是P型，当第一导电类型是P型时，第二导电类型可以是N型。

根据本发明构思的示例性实施例，每个源极/漏极图案SD可以接触杂质层110和/或阻挡层120。每个源极/漏极图案SD可以穿透阻挡层120并且接触杂质层110。例如，每个源极/漏极图案SD可以部分地穿透杂质层110。例如，每个源极/漏极图案SD可以具有最低底表面SD_B，其处于相对于衬底100比杂质层110的底表面110B的高度高的高度处。然而，本发明构思不限于此。例如，每个源极/漏极图案SD的最低底表面SD_B可以位于与杂质层110的底表面110B的高度基本相同的高度处。

源极/漏极图案SD可以设置在牺牲栅极结构SGS的相反两侧，并且可以跨过半导体图案SP在第一方向D1上彼此间隔开。例如，源极/漏极图案SD可以设置在相邻的牺牲栅极结构SGS之间。源极/漏极图案SD和半导体图案SP可以构成有源结构AS。层间电介质层200可以形成在衬底100上，覆盖牺牲栅极结构SGS和有源结构AS。

参照图1和图8A至8C，可以在层间电介质层200中形成间隙160。通过去除掩模图案150、牺牲栅极图案SGP和蚀刻停止图案152，可以形成间隙160。例如，间隙160的形成可以包括在层间电介质层200、掩模图案150和栅极间隔物GSP上执行平坦化工艺直到牺牲栅极图案SGP暴露。间隙160的形成可以进一步包括：通过执行相对于蚀刻停止图案152和栅极间隔物GSP具有蚀刻选择性的蚀刻工艺来去除牺牲栅极图案SGP，以及通过执行相对于半导体图案SP和栅极间隔物GSP具有蚀刻选择性的蚀刻工艺来去除蚀刻停止图案152。间隙160可以暴露栅极间隔物GSP的与牺牲栅极结构SGS接触的内表面。间隙160可以暴露半导体图案SP的顶表面和侧表面，并且还暴露第一和第二器件隔离图案130和132的顶表面。

参照图1和图2A至2C，可以在间隙160中形成栅极结构GS。例如，栅极结构GS的形成可以包括在层间电介质层200上顺序地形成栅极电介质层和栅电极层以填充间隙160。栅极结构GS的形成还可以包括：在栅极电介质层和栅电极层上执行平坦化工艺以形成栅极电介质图案GI和栅电极GE，并在间隙160中在栅电极GE的顶表面上形成栅极覆盖图案CAP。例如，栅极覆盖图案CAP的形成可以包括：通过使栅电极GE的上部、栅极电介质图案GI的上部以及栅极间隔物GSP的上部凹进而在层间电介质层200中形成空的空间，在层间电介质层200上形成栅极覆盖层以填充与栅电极GE的每个上部交叠的所述空的空间，以及在栅极覆盖层上执行平坦化工艺直到层间电介质层200暴露。

根据本发明构思的示例性实施例，可以在层间电介质层200中形成源极/漏极接触。源极/漏极接触的形成可以包括：在层间电介质层200中形成接触孔以暴露相应的源极/漏极图案SD，在层间电介质层200上形成导电层以填充所述接触孔，以及在该导电层上执行平坦化工艺直到层间电介质层200暴露。可以在层间电介质层200上形成栅极接触以与栅电极GE连接。

图9A、9B和9C分别是沿图1的线I-I'，II-II'和III-III'截取的剖视图，示出了根据本发明构思的示例性实施例的半导体器件。以下半导体器件可以与参考图1和图2A至2C所讨论的半导体器件相同或相似，因此，可以在下面描述半导体器件之间的差异，并且细节可以被省略至它们可以至少类似于已经讨论过的相应元件的程度。

参照图1和图9A至9C，阻挡层120可以插置在杂质层110和半导体图案SP之间。每个源极/漏极图案SD可以接触杂质层110和/或阻挡层120。根据本发明构思的示例性实施例，每个源极/漏极图案SD可以穿透阻挡层120和杂质层110。每个源极/漏极图案SD的最低底表面SD_B可以位于相对于衬底100的上表面比杂质层110的底表面110B的高度低的高度处。

第二器件隔离图案132可以设置在每个有源结构AS的相反两侧。例如，每个第二器件隔离图案132可以设置在相邻的有源结构AS之间。根据本发明构思的示例性实施例，第二器件隔离图案132可以暴露半导体图案SP与每个有源图案AP的上部。有源鳍AF可以指被第二器件隔离图案132暴露的半导体图案SP与每个有源图案AP的上部。第二器件隔离图案132可以暴露每个源极/漏极图案SD的上部。第二器件隔离图案132的顶表面132U可以位于比半导体图案SP的顶表面SP_U的高度低的高度处，并且第二器件隔离图案132可以暴露半导体图案SP的侧表面SP_S和每个有源图案AP的侧表面。

栅极结构GS可以在第二方向D2上延伸并且可以覆盖每个有源结构AS的半导体图案SP。根据本发明构思的示例性实施例，栅极结构GS可以覆盖半导体图案SP的顶表面SP_U和侧表面SP_S，并且还覆盖每个有源图案AP的侧表面。例如，栅电极GE可以覆盖半导体图案SP的顶表面SP_U和侧表面SP_S，并且还覆盖每个有源图案AP的侧表面。例如，栅电极GE可以部分地覆盖每个有源图案AP的侧表面。栅极电介质图案GI可以插置在栅电极GE和半导体图案SP的顶表面SP_U之间以及在栅电极GE和半导体图案SP的侧表面SP_S之间，并且可以在栅电极GE和每个有源图案AP的侧表面之间延伸。

根据本发明构思的示例性实施例，每个源极/漏极图案SD可以穿透杂质层110和阻挡层120，并且每个源极/漏极图案SD的最低底表面SD_B可以位于比杂质层110的底表面110B的高度低的高度处。在这种情况下，杂质层110和阻挡层120可以抑制具有第二导电类型的掺杂剂在源极/漏极图案SD中扩散。结果，可以抑制晶体管的短沟道效应和穿通。

图10A至12A示出了沿图1的线I-I'截取的剖视图，显示了根据本发明构思的示例性实施例的制造半导体器件的方法。图10B至12B示出了沿图1的线II-II'截取的剖视图，显示了根据本发明构思的示例性实施例的制造半导体器件的方法。图10C至12C示出了沿图1的线III-III'截取的剖视图，显示了根据本发明构思的示例性实施例的制造半导体器件的方法。以下半导体器件可以与参考图4A至8A、图4B至8B和图4C至8C所讨论的半导体器件相同或相似，因此，为了简化描述，下面可以描述半导体器件之间的差异。

参照图1和图10A至10C，可以在衬底100上形成半导体层140。半导体层140可以包括本征半导体材料。根据本发明构思的示例性实施例，半导体层140可以具有相对小的厚度。例如，半导体层140可以具有小于第一厚度T1(参见例如图4A、4B和4C)的第二厚度T2。

第一沟槽130T可以穿透衬底100的一部分和半导体层140，第一器件隔离图案130可以形成在对应的第一沟槽130T中。第一沟槽130T可以限定衬底100的有源区AR。第一阱区102、第二阱区104、杂质层110和阻挡层120可以顺序地设置在有源区AR中，半导体层140可以设置在衬底100的有源区AR上。

参照图1和图11A至11C，第二沟槽132T可以穿透有源区AR的上部和半导体层140，并且可以在对应的第二沟槽132T中形成第二器件隔离图案132。第二沟槽132T可以将半导体层140分离成初始半导体图案142，并且还将有源区AR的上部分离成有源图案AP。每个有源图案AP可以从有源区AR的下部向上突出。初始半导体图案142可以设置在对应的有源图案AP上。根据本发明构思的示例性实施例，第一器件隔离图案130和第二器件隔离图案132的上部可以被凹进，并且可以暴露初始半导体图案142和每个有源图案AP的上部。

参照图1和图12A至12C，牺牲栅极结构SGS可以跨越初始半导体图案142以及第一和第二器件隔离图案130和132延伸。例如，牺牲栅极结构SGS可以交叠初始半导体图案142以及第一和第二器件隔离图案130和132。根据本发明构思的示例性实施例，牺牲栅极结构SGS可以用作蚀刻掩模，以图案化每个初始半导体图案142与每个有源图案AP的上部。因此，凹陷区RR可以形成在牺牲栅极结构SGS的相反两侧，并且半导体图案SP可以形成在牺牲栅极结构SGS下方。例如，凹陷区RR可以形成在每个牺牲栅极结构SGS之间。凹陷区RR可以暴露半导体图案SP的侧表面。根据本发明构思的示例性实施例，因为半导体层140相对较薄(例如，第二厚度T2)，所以每个凹陷区RR可以穿透杂质层110和阻挡层120。例如，凹陷区可以完全穿透杂质层110。

后续工艺可以与根据本发明构思的示例性实施例的参考图1、图7A至7C以及图8A至8C所讨论的工艺相同或相似。

图13A、13B和13C分别是沿图1的线I-I'、II-II'和III-III'截取的剖视图，显示了根据本发明构思的示例性实施例的半导体器件。以下半导体器件可以与参考图1和图2A至2C所讨论的半导体器件相同或相似，因此，下面将描述半导体器件之间的差异，并且细节将被省略至它们可以至少类似于已经讨论过的相应元件的程度。

参照图1和图13A至13C，可以在衬底100上设置有源结构AS。有源结构AS可以设置在相应的有源图案AP上并且可以在第一方向D1上延伸。每个有源结构AS可以包括半导体图案SP和源极/漏极图案SD。根据本发明构思的示例性实施例，半导体图案SP可以在第一方向D1上延伸，并且每个源极/漏极图案SD可以设置在半导体图案SP上。源极/漏极图案SD可以跨半导体图案SP的一部分在第一方向D1上彼此间隔开。半导体图案SP可以在相邻的源极/漏极图案SD之间延伸。另外，半导体图案SP可以在源极/漏极图案SD与有源图案AP中的对应一个之间延伸。例如，源极/漏极图案SD与有源图案AP交叠。每个源极/漏极图案SD的最低底表面SD_B可以位于半导体图案SP的顶表面SP_U的高度与半导体图案SP的底表面SP_B的高度之间的高度处。

半导体图案SP可以是从用作籽晶的衬底100生长的外延图案。半导体图案SP可以包括本征半导体材料。根据本发明构思的示例性实施例，源极/漏极图案SD可以是从用作籽晶的半导体图案SP生长的外延图案。

阻挡层120可以插置在杂质层110和半导体图案SP之间。根据本发明构思的示例性实施例，杂质层110可以在第二阱区104与每个源极/漏极图案SD之间延伸，并且阻挡层120可以在杂质层110与每个源极/漏极图案SD之间延伸。半导体图案SP可以在阻挡层120与每个源极/漏极图案SD之间延伸。每个源极/漏极图案SD可以跨半导体图案SP的至少一部分与阻挡层120和杂质层110间隔开。

第二器件隔离图案132可以设置在每个有源结构AS的相反两侧。例如，第二器件隔离图案132可以设置在相邻的有源结构AS之间。根据本发明构思的示例性实施例，第二器件隔离图案132可以暴露半导体图案SP的上部。另外，第二器件隔离图案132可以暴露每个源极/漏极图案SD的上部。有源鳍AF可以指的是由第二器件隔离图案132暴露的半导体图案SP的上部。半导体图案SP可以具有在相邻的第二器件隔离图案132之间的下部。

根据本发明构思的示例性实施例，每个源极/漏极图案SD可以与阻挡层120和杂质层110间隔开。在这种情况下，源极/漏极图案SD和半导体图案SP的插置在源极/漏极图案SD之间的部分可以较少地或最小地受到包括在阻挡层120和杂质层110中的掺杂剂的影响。此外，杂质层110和阻挡层120可以抑制具有第二导电类型的掺杂剂在源极/漏极图案SD中扩散，因此，可以抑制短沟道效应和掺杂剂从晶体管的扩散。

图14A至16A示出了沿图1的线I-I'截取的剖视图，显示了根据本发明构思的示例性实施例的制造半导体器件的方法。图14B至16B示出了沿图1的线II-II'截取的剖视图，显示了根据本发明构思的示例性实施例的制造半导体器件的方法。图14C至16C示出了沿图1的线III-III'截取的剖视图，显示了根据本发明构思的示例性实施例的制造半导体器件的方法。以下半导体器件可以与参考图4A至8A、图4B至8B和图4C至8C所讨论的半导体器件相同或相似，因此，为了简化描述，下面将描述半导体器件之间的差异。

参照图1和图14A至14C，可以在衬底100上形成半导体层140。半导体层140可以包括本征半导体材料。根据本发明构思的示例性实施例，半导体层140可以相对较厚。例如，半导体层140可以具有大于第一厚度T1(参见例如图4A、4B和4C)的第三厚度T3。

第一沟槽130T可以穿透衬底100的一部分和半导体层140，并且第一器件隔离图案130可以对应于第一沟槽130T。第一沟槽130T可以限定衬底100的有源区AR。第一阱区102、第二阱区104、杂质层110和阻挡层120可以顺序地设置在衬底100的有源区AR中，半导体层140可以设置在有源区AR上。

参照图1和图15A至15C，第二沟槽132T可以穿透有源区AR的上部和半导体层140，并且第二器件隔离图案132可以形成在对应的第二沟槽132T中。第二沟槽132T可以将半导体层140分离成初始半导体图案142。另外，第二沟槽132T可以将有源区AR的上部分离成有源图案AP。每个有源图案AP可以从有源区AR的下部向上突出。例如，每个有源图案AP可以相对于衬底100的上表面垂直延伸。初始半导体图案142可以设置在相应的有源图案AP上。根据本发明构思的示例性实施例，第一和第二器件隔离图案130和132的上部可以被凹进以暴露每个初始半导体图案142的上部。例如，每个初始半导体图案142的顶表面和侧表面可以暴露。

参照图1和图16A至16C，牺牲栅极结构SGS可以跨越初始半导体图案142以及第一和第二器件隔离图案130和132延伸。根据本发明构思的示例性实施例，牺牲栅极结构SGS可以用作蚀刻掩模以图案化每个初始半导体图案142的上部。因此，凹陷区RR可以形成在牺牲栅极结构SGS的相反两侧，并且半导体图案SP可以形成在牺牲栅极结构SGS下方。半导体图案SP可以在相邻的凹陷区RR之间延伸。另外，半导体图案SP可以在例如相对于衬底100的垂直方向上在有源图案AP中的相应一个与牺牲栅极结构SGS之间延伸。凹陷区RR可以暴露半导体图案SP的侧表面。根据本发明构思的示例性实施例，因为半导体层140相对较厚(例如，第三厚度T3)，所以每个凹陷区RR可以跨半导体图案SP的至少一部分与杂质层110和阻挡层120间隔开。

后续工艺可以与参考图1、图7A至7C和图8A至8C讨论的工艺相同或相似。

根据本发明构思的示例性实施例，杂质层110和阻挡层120可以与半导体图案SP和源极/漏极图案SD相邻地设置，并且可以抑制具有第二导电类型的掺杂剂在源极/漏极图案SD中的扩散。因此，可以抑制晶体管的短沟道效应并防止源极/漏极图案SD之间的扩散。此外，由于半导体层140可以具有相对小或相对大的厚度，所以源极/漏极图案SD可以穿透杂质层110和阻挡层120，或者可以与杂质层110和阻挡层120间隔开。因此，源极/漏极图案SD和半导体图案SP受掺杂剂影响的程度可以由阻挡层120和杂质层110控制。

根据本发明构思的示例性实施例，杂质层和阻挡层可以与半导体图案和源极/漏极图案相邻地形成，并且可以抑制掺杂剂在源极/漏极图案中的扩散。因此，可以抑制包括半导体图案和源极/漏极图案的晶体管的短沟道效应，并且可以防止源极/漏极图案之间的穿通。例如，半导体器件可以具有改善的电特性。

虽然已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是对于本领域普通技术人员来说显而易见的是，在不脱离本发明构思的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

本申请要求于2018年7月19日向韩国知识产权局提交的韩国专利申请第10-2018-0083892号的优先权，其全部内容通过引用合并于此。