阅读说明：本技术 用于形成栅极间隔件的方法以及半导体器件 (Method for forming gate spacer and semiconductor device ) 是由 高琬贻 柯忠祁 于 2018-11-06 设计创作，主要内容包括：本公开涉及用于形成栅极间隔件的方法以及半导体器件。一种方法包括：在晶片的半导体区域上方形成虚设栅极堆叠,以及在虚设栅极堆叠的侧壁上使用原子层沉积(ALD)沉积栅极间隔件层。沉积栅极间隔件层包括执行ALD循环以形成电介质原子层。ALD循环包括将甲硅烷基化甲基引入晶片、清除甲硅烷基化甲基、将氨引入晶片、以及清除氨。(The present disclosure relates to a method for forming a gate spacer and a semiconductor device. One method comprises the following steps: a dummy gate stack is formed over a semiconductor region of a wafer, and a gate spacer layer is deposited on sidewalls of the dummy gate stack using Atomic Layer Deposition (ALD). Depositing the gate spacer layer includes performing an ALD cycle to form a dielectric atomic layer. An ALD cycle includes introducing a silylated methyl group to a wafer, purging the silylated methyl group, introducing ammonia to the wafer, and purging the ammonia.)

用于形成栅极间隔件的方法以及半导体器件

优先权声明和交叉引用

本申请要求以下临时递交的美国专利申请的权益：申请序列号62/692,088、于2018年6月29日临时递交、并且名称为“Forming Nitrogen-Containing Low-K GateSpacer(形成含氮的低k栅极间隔件)”，该美国专利申请的整体通过引用结合于此。

背景技术

晶体管是集成电路中的基本构建元件。在集成电路的先前的发展中，晶体管的栅极从多晶硅栅极迁移到金属栅极，金属栅极通常被形成为替换栅极。替换栅极的形成涉及形成虚设栅极堆叠、在虚设栅极堆叠的侧壁上形成栅极间隔件、移除虚设栅极堆叠以在栅极间隔件之间形成开口、将栅极电介质层和金属层沉积到开口中、以及然后执行化学机械抛光(CMP)工艺以移除栅极电介质层和金属层的多余部分。栅极电介质层和金属层的其余部分为替换栅极。

发明内容

本公开的实施例提供了一种用于形成栅极间隔件的方法，包括：在晶片的半导体区域上方形成虚设栅极堆叠；以及在所述虚设栅极堆叠的侧壁上使用原子层沉积(ALD)沉积栅极间隔件层，沉积所述栅极间隔件层包括执行ALD循环以形成电介质原子层，其中，所述ALD循环包括：将甲硅烷基化甲基引入所述晶片；清除所述甲硅烷基化甲基；将氨引入所述晶片；并且清除所述氨。

本公开的实施例还提供了一种用于形成栅极间隔件的方法，包括：在晶片的半导体区域上方形成虚设栅极堆叠；形成包括硅、氮、氧、碳和氢的电介质层，其中，所述电介质层具有第一k值；以及在所述电介质层上执行退火，其中，在所述退火之后，所述电介质层具有低于所述第一k值的第二k值。

本公开的实施例还提供了一种半导体器件，包括：半导体区域：栅极堆叠，所述栅极堆叠在所述半导体区域上方；栅极间隔件，所述栅极间隔件在所述栅极堆叠的侧壁上，其中，所述栅极间隔件包括硅、氮、氧、碳和氢，并且所述栅极间隔件是低k电介质层；以及源极/漏极区域，所述源极/漏极区域在所述栅极间隔件的一侧上。

附图说明

在结合附图阅读下面的

具体实施方式

时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1、2、3A、3B、4A、4B、5、6A、6B、7A、7B、8、9A、9B和10至11示出了根据一些实施例的鳍式场效应晶体管(FinFET)的形成的中间阶段的横截面图和透视图。

图12示出了根据一些实施例的用于形成栅极间隔件的工艺。

图13示出了根据一些实施例的甲硅烷基化甲基的化学式。

图14示出了根据一些实施例的退火工艺中的栅极间隔件的一部分中的化学反应。

图15示出了根据一些实施例的退火工艺中的栅极间隔件的一部分中的化学反应。

图16A示意性地示出了根据一些实施例的退火之前的部分栅极间隔件中的氮原子百分比。

图16B示出了根据一些实施例的退火之后的部分栅极间隔件中的氮原子百分比。

图17示出了根据一些实施例的用于形成FinFET的工艺流程。

具体实施方式

下面的公开内容提供了用于实现本发明的不同特征的许多不同实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，本文中可能使用了空间相关术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另一个(一些)要素或特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。

根据各种实施例提供了鳍式场效应晶体管(FinFET)及其形成方法。根据一些实施例示出了形成FinFET的中间阶段。讨论了一些实施例的一些变体。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。根据本公开的一些实施例，FinFET的栅极间隔件掺杂有氮并且仍具有较低k值。随着k值减小，所得电路中的寄生电容减小。利用所添加的氮，栅极间隔件更能抵抗由在后续虚设栅极移除工艺中使用的等离子体所引起的损坏。

图1至图11示出了根据本公开的一些实施例的FinFET的形成中的中间阶段的透视图和横截面图。图1至图11中所示的步骤也被示意性地反映在如图17所示的工艺流程200中。

图1示出了初始结构的透视图。初始结构包括晶片10，晶片10还包括衬底20。衬底20可以是半导体衬底(可以是硅衬底、硅锗衬底)或者由其他半导体材料形成的衬底。衬底20可以掺杂有p型或n型杂质。诸如浅沟槽隔离(STI)区域之类的隔离区域22被形成为从衬底20的顶表面延伸到衬底20中。相邻STI区域22之间的衬底20的部分被称为半导体条带24。根据一些实施例，半导体条带24的顶表面和STI区域22的顶表面可以基本上彼此齐平。根据本公开的一些实施例，半导体条带24是原始衬底20的部分，因此半导体条带24的材料与衬底20的材料相同。根据本公开的替代实施例，半导体条带24是通过刻蚀STI区域22之间的衬底20的部分以形成凹陷，并执行外延工艺以在凹陷中重新生长另一半导体材料而形成的替换条带。因此，半导体条带24由与衬底20的半导体材料不同的半导体材料形成。根据本公开的一些实施例，半导体条带24由硅锗、硅碳或III-V化合物半导体材料形成。

STI区域22可以包括衬垫氧化物(未示出)，其可以是通过衬底20的表面层的热氧化而形成的热氧化物。衬垫氧化物也可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、或化学气相沉积(CVD)等而形成的沉积氧化硅层。STI区域22还可以包括在衬垫氧化物上方的电介质材料，其中，电介质材料可以使用可流动化学气相沉积(FCVD)、旋涂等来形成。

参考图2，STI区域22被凹陷以使得半导体条带24的顶部突出高于STI区域22的剩余部分的顶表面22A，以形成突出的鳍24’。相应的工艺在图17所示的工艺流程中被示出为工艺202。可以使用干法刻蚀工艺来执行刻蚀，其中，HF₃和NH₃用作刻蚀气体。根据本公开的替代实施例，使用湿法刻蚀工艺来执行STI区域22的凹陷。例如，刻蚀化学品可以包括HF溶液。

在上面说明的实施例中，可以通过任何适当的方法来对鳍进行图案化。例如，可以使用一个或多个光刻工艺来对鳍进行图案化，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺以其他方式可以获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后移除牺牲层，并且然后可以使用剩余的间隔件或心轴来对鳍进行图案化。

突出的鳍24’的材料可以与衬底20的材料相同或不同。例如，突出的鳍24’可以由Si、SiP、SiC、SiPC、SiGe、SiGeB、Ge或III-V化合物半导体(例如，InP、GaAs、AlAs、InAs、InAlAs、InGaAs等)形成。

参考图3A，形成虚设栅极堆叠30以交叉突出的鳍24’。相应的工艺在图17所示的工艺流程中被示出为工艺204。虚设栅极堆叠30可以包括虚设栅极电介质32和虚设栅极电介质32上方的虚设栅极电极34。虚设栅极电介质32可以由氧化硅或其他电介质材料形成。可以例如使用多晶硅，并且也可以使用其他材料来形成虚设栅极电极34。每个虚设栅极堆叠30还可以包括在虚设栅极电极34上方的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧化硅、碳氮化硅或其多层等形成。虚设栅极堆叠30可以跨单个或多个突出的鳍24’和/或STI区域22。虚设栅极堆叠30还具有垂直于突出的鳍24’的长度方向的长度方向。虚设栅极堆叠30的形成包括沉积虚设栅极电介质层、在虚设栅极电介质层上方沉积栅极电极层、沉积硬掩模层、以及图案化堆堆叠。

根据替代实施例，如图3B所示，在层的沉积之后，栅极电极层和硬掩模层被图案化以形成虚设栅极堆叠30，并且栅极电介质32未被图案化。因此，虚设栅极电介质层32覆盖未被虚设栅极堆叠30覆盖的突出的鳍24’的顶表面和侧壁的部分。

接下来，参考图4A和图4B，在虚设栅极堆叠30的侧壁上形成栅极间隔件38。相应的工艺在图17所示的工艺流程中被示出为工艺206。图4A示出了基于图3A所示的结构而形成的结，并且图4B示出了基于图3B所示的结构而形成的结构。栅极间隔件38的形成可以包括沉积包括垂直部分和水平部分的(一个或多个)电介质层，并然后执行各向异性刻蚀以移除水平部分，留下垂直部分作为栅极间隔件38。在沉积工艺中，可以在栅极电介质层32、栅极堆叠30和STI区域22的暴露表面上形成电介质层。根据本公开的一些实施例，栅极间隔件38由包括Si、N、O、C和H的电介质材料形成。此外，栅极间隔件38包括由k值低于3.9的低k电介质材料形成的至少一些部分。栅极间隔件38的至少一些部分的k值可以在约3.0和3.9之间的范围内。参照如下图4A和图4B以及图12至图15讨论了栅极间隔件38的形成。

图12示出了栅极间隔件层37的生长/沉积中的工艺，该栅极间隔件层37然后在各向异性刻蚀中被刻蚀以形成栅极间隔件38，如图4A和4B所示。在沉积工艺开始时，将晶片10放置在ALD室中。使用参考标号112、114、116、118和120来标识图12所示的中间结构，以区分由每个阶段生成的结构。晶片10包括基极层110，其可以表示如图3A和图3B所示的虚设栅极电极34、栅极电介质层32、STI区域22、突出的鳍24’等，只要它们在沉积工艺开始时被暴露。在所示的示例中，基极层110被示出为包括硅，其可以是晶体硅、非晶硅或多晶硅的形式。根据本公开的一些实施例，由于形成自然氧化物和获得水分，在含硅层110的表面处形成Si-OH键。基极层110可以包括其他类型的含硅材料，例如，氧化硅、氮化硅、碳氧化硅、氮氧化硅等。图12中的沉积层37也可以被沉积在其他非含硅层上。

进一步参考图12，在工艺130中，将氨(NH₃)引入/脉冲到其中放置了晶片10(图3A或图3B)的ALD室中。将晶片10加热至例如约200℃至约500℃之间的范围内的温度。如结构120所示的Si-OH键断裂，并且硅原子与NH分子键合以形成Si-NH键。所得的结构被称为结构114。根据本公开的一些实施例，在引入NH₃时，不接通等离子体。NH₃可以在室中保持约5秒和约15秒之间的时间段。

接下来，从相应的室中清除NH₃。使用ALD循环来生长电介质材料的原子层。ALD循环包括工艺132和134，以及工艺132和134中的每一个之后的相应清除步骤。在工艺132中，引入甲硅烷基化甲基。甲硅烷基化甲基可以具有化学式(SiCl₃)₂CH₂。图13示出了根据一些实施例的甲硅烷基化甲基的化学式。化学式表明甲硅烷基化甲基包括与两个硅原子键合的氯原子，并且该两个硅原子与碳原子键合。通过甲硅烷基化甲基的引入/脉冲，晶片10的温度也保持升高，例如，在约200℃和约500℃之间的范围内。温度也可以保持与用于引入NH₃的工艺相同。根据本公开的一些实施例，在引入甲硅烷基化甲基时，不接通等离子体。甲硅烷基化甲基可以具有约0.5托至约10托之间的范围内的压力。

结构114与甲硅烷基化甲基反应。所得的结构被称为结构116。结构114中的N-H键断裂，并且每个硅原子的Si-Cl键断裂，使得每个硅原子被键合到氮原子之一。因此，甲硅烷基化甲基分子与两个氮原子键合。在工艺132中，甲硅烷基化甲基可以在ALD室中保持约5秒和约15秒之间的时间段。然后从相应的室中清除甲硅烷基化甲基。

接下来，进一步参考图12中的工艺134，将NH₃引入ALD室，并且NH₃与结构116反应以形成结构118。结果，如结构116所示的Si-Cl键断裂，并且硅原子与NH分子键合，形成Si-NH键。根据本公开的一些实施例，在引入NH₃期间，将晶片10加热至例如约200℃和约500℃之间的范围内的温度。可以不接通等离子体。NH₃可以在ALD室中保持约5秒和约15秒之间的时间段。NH₃可以具有约0.5托和约10托之间的范围内的压力。接下来，从相应的室中清除NH₃。由此完成第一ALD循环，其处理132和134以及相应的清除工艺。第一ALD循环使得形成原子层39。

执行第二ALD循环(工艺136)。与包括工艺132和134以及相应的清除工艺的ALD循环基本上相同地执行第二ALD循环136。类似地，在第二ALD循环中引入甲硅烷基化甲基时，结构118(在晶片10上)与甲硅烷基化甲基反应。一些N-H键(结构118)断裂，并且甲硅烷基化甲基中的每个硅原子的Si-Cl键(图13)断裂，并然后键合到氮原子。因此，甲硅烷基化甲基分子与两个氮原子键合。甲硅烷基化甲基可以在室中保持约5秒和约15秒之间的时间段。接下来，从相应的室中清除甲硅烷基化甲基。然后引入NH₃，其导致Si-Cl键断裂，并且NH分子与硅原子键合。如图12所示，第二ALD周期使得生长另一原子层。根据本公开的一些实施例，在第二ALD循环期间，晶片10也被加热至例如约200℃和约500℃之间的范围内的温度。在第二ALD循环期间，可以不接通等离子体。第二ALD循环使得在先前形成的原子层39上形成另一原子层39。

然后执行多个ALD循环，每个ALD循环与第一ALD循环基本上相同，在每个ALD循环期间生长电介质层37的原子层(类似于原子层39)。每个ALD循环使得栅极间隔件38的厚度增加，例如，增加约

并且最终形成栅极间隔件层37。然后在各向异性刻蚀工艺中对栅极间隔件层37进行图案化，得到如图4A和图4B所示的栅极间隔件38。根据本公开的一些实施例，栅极间隔件层37(和相应的栅极间隔件38)的总厚度大于约

并且可以在约

和约

之间的范围内，取决于设计要求。根据本公开的一些实施例，在晶片10保持在同一温度的情况下执行ALD循环。根据替代实施例，可以在不同的温度下执行不同的ALD循环，如在后续段落中所讨论的。

应理解，所讨论的工艺不限于栅极间隔件的形成，并且可以用于形成电介质层和其他垂直电介质特征。

使用ALD循环形成的栅极间隔件层37(图12)和栅极间隔件38(图4A和图4B)包括SiNOCH。如(在经过后续退火工艺之前)所形成的所得栅极间隔件38的k值可以高于约7或更高。根据本公开的一些实施例，通过ALD循环形成的栅极间隔件38具有在约3％和约30％之间的范围内的氮原子百分比，取决于工艺条件。栅极间隔件38中的氮的原子百分比与ALD循环的温度有关，并且较高的温度导致较高的氮的百分比，较低的温度导致较低的氮的原子百分比。

返回参考图4A和图4B，栅极间隔件38可以具有均匀的组成(具有均匀的Si、O、C、H和/或N的百分比)。根据替代实施例，栅极间隔件38可以具有不同的部分(子层)，这些部分(子层)具有不同的组成，例如，不同的氮原子百分比。这些不同的部分由子层38A、38B、38C和38D示意性地表示。栅极间隔件38中的子层根据38A->38B->38C->38D的顺序形成。

将理解，在后续步骤(图7B和图8)中，移除虚设栅极堆叠，其可以涉及生其中成等离子体的干法刻蚀。栅极间隔件38，特别是诸如子层38A之类的内部部分，暴露于等离子体的损害，并且可能被不利地刻蚀掉。当栅极间隔件38具有较高的氮原子百分比时，它们更能抵抗由等离子体所引起的损害。因此，根据本公开的一些实施例，在移除虚设栅极堆叠30时，子层38A可以被形成为具有比其余的子层38B、38C和38D更高的氮百分比(图8)。

子层38A、38B、38C和38D(在沉积时)在它们被沉积时可以具有约3％至约30％之间的范围内的氮原子百分比。根据本公开的一些实施例，栅极间隔件38的整体(包括所有子层38A、38B、38C和38D)在沉积时具有相同的氮原子百分比。根据替代实施例，在38A->38B->38C->38D的方向上，氮原子百分比逐渐减小。由于存在高氮子层38A，因此栅极间隔件38在图8所示的步骤中具有改进的对等离子体的损害的抵抗性，因为子层38A被暴露于等离子体。由于子层38B、38C和38D中的氮的减少，子层38B、38C和38D具有减小的k值，并且栅极间隔件38的总k值减小，导致相应的栅极和周围特征之间的寄生电容减小。因此，具有降低的氮原子百分比的子层38A、38B、38C和38D可以改善栅极间隔件38对等离子体的损害的抵抗性，同时仍然保持寄生电容较低。根据本公开的一些实施例，氮原子百分比从内侧壁38’到外侧壁38”连续减小。例如，这可以通过在形成栅极间隔件38期间逐渐降低晶片10的温度来实现。例如，稍后执行的ALD循环可以在比先前执行的ALD循环更低的温度下执行，而其他工艺条件(例如，甲硅烷基化甲基和NH₃的压力、脉冲的持续时间等)从一个ALD循环到另一ALD循环可以是相同的。温度降低可以是连续的或分阶段的。例如，图16A根据相应的子层距内侧壁38’(图4A和图4B)的距离示出了一些可能的温度分布。线141表示其中温度在层37(图12)的沉积过程中为均匀的温度分布。线142表示其中温度连续降低的温度分布。线144表示其中温度按阶段降低的温度分布，其中，每个阶段可以对应于一个子层或多个子层的形成。所得的氮原子百分比可以显示出与连续降低或按阶段降低类似的趋势，如图16B示意性所示。应理解，尽管图16B示出了退火之前的氮原子百分比，如后续段落中所讨论的，氮原子百分比在退火之后显示出类似的趋势，除了氮原子百分比的减少在退火之后变得更平滑。

在栅极间隔件38的沉积(生长)之后，执行退火。退火可以在刻蚀栅极间隔件层37(图12)之前或之后执行，以形成栅极间隔件38(图4A和图4B)。根据本公开的一些实施例，退火在含氧环境中执行，该含氧环境可包括蒸汽(H₂O)、氧气(O₂)、氧自由基(O)或其组合。退火可以在约400℃至约500℃之间的范围内的温度处执行。退火可以持续约30分钟和约2个小时之间的范围内的时间段。退火使得在栅极间隔件38中形成孔，并使得栅极间隔件38的k值减小。可以在接通或不接通等离子体的情况下执行退火。根据本公开的一些实施例，作为退火的结果，栅极间隔件38的k值减小例如大于2.0的值。栅极间隔件38的k值可以被减小到低于3.9，因此栅极间隔件38可以变成低k电介质栅极间隔件。

图14示出了退火之前和之后的栅极间隔件38的结构变化。如图14所示，由于退火，由圆圈150圈出的两个NH键被如圆圈152所示的氧原子替换。此外，两个硅原子的亚甲基桥(-CH₂)156也可以断裂，并且额外的氢原子可以附接到碳以形成附接到硅原子之一的甲基(-CH₃)官能团(圆圈159中)。未附接到甲基官能团(圆圈159中)的另一硅原子与氧原子(圆圈155中)键合。可能在该工艺中形成孔隙。有效地，Si-C键之一被Si-O键替换。图14示出了栅极间隔件38的一部分，其中，CH₂(圆圈157中)被CH₃基团(圆圈159中)和氧原子(圆圈152中)替换。应理解，新附接的氧原子(圆圈155中)各自具有两个键，未示出可以附接到其他硅原子的其他键。图15示出了间隔件层37的一部分，其中，两个硅原子与新附接的氧原子键合。由于用氧替换NH基团并形成孔隙，栅极间隔件38的k值减小。

退火温度和退火持续时间影响所得的栅极间隔件38的氮原子百分比和k值。在退火之前，氮原子百分比高，并且栅极间隔件38的k值也高。例如，当氮原子百分比高于约10％时，栅极间隔件38的k值高于约3.9。当退火温度低时，随着温度的升高，更多的NH分子被氧原子替换，并且更多的亚甲基桥(-CH₂)断裂以形成Si-CH₃键。因此，k值变得更低，并且氮原子百分比也变得更低。然而，当温度进一步升高或退火进一步延长时，损失过多氮原子，k值将再次增加。根据本公开的一些实施例，栅极间隔件38(当具有低k值时)具有在约1％和约10％之间的范围内的氮原子百分比，其从退火之前3％到30％的氮原子百分比进行减少。根据本公开的一些实施例，退火使得所得的电介质层38/38’中的第一氮原子百分比减少到第二氮原子百分比，并且第二氮原子百分比与第一氮原子百分比的比率可以在约1/5和约1/2之间的范围内。

此外，氮原子百分比的降低导致栅极间隔件对等离子体损害的抵抗性降低。因此，希望在退火后，氮原子百分比在约1％和约10％之间的范围内，并且可以在约1％和约5％之间的范围内。因此，退火温度保持在约400℃和约500℃的期望范围内以实现低k值，而不会损害栅极间隔件抵抗等离子体的损害的能力。退火之后的栅极间隔件38中的氮原子百分比可以如图16B示意性地示出，尽管氮原子百分比的值比退火之前降低。图16B根据距内侧壁38’(图4A和图4B)的距离示出了示意性氮原子百分比。从内侧壁38’到外侧壁38”的方向上的氮原子百分比的减少可能是由于外部部分(更靠近侧壁38”)比内部部分(更靠近侧壁38’)被更好地退火，因此损失更多氮。从内侧壁38’到外侧壁38”的方向上的氮原子百分比的减少也可能是由于如图16A所示的原子百分比分布。

退火还使得栅极间隔件38的密度降低。例如，与退火之前高于约2.3g/cm³的密度相比，在退火之后，栅极间隔件38的密度可能降低至低于约2.0g/cm³，并且可能落入约1.6g/cm³和约1.9g/cm³之间的范围内。

根据本公开的一些实施例，在退火之后，子层38A可以具有比栅极间隔件38的其他部分更高的k值。因此，子层38A可以用作密封层以保护其他部分(例如，子层38B、38C和38D)免受等离子体的损害。在退火之后，密封层38A可以具有高于、等于或低于3.9的k值。

根据本公开的其他实施例，子层38A由氮化硅、碳氧化硅等形成。该形成还可以使用ALD来执行，除了工艺气体是不同的。例如，当由氮化硅形成时，工艺气体可以包括NH₃和二氯硅烷(DCS，SiH₂Cl₂)。所得的密封层38A的具有高于4.0的k值，并且k值可以在约4.0和7.0之间。

在随后示出的附图中，使用图4A所示的结构作为示例。还可以理解基于图4B所形成的结构。在后续步骤中，形成源极/漏极区域，如图5以及图6A和图6B所示。相应的工艺在图17所示的工艺流程中被示出为工艺208。根据本公开的一些实施例，执行刻蚀工艺(下文中称为鳍凹陷)以刻蚀未被虚设栅极堆叠30和栅极间隔件38覆盖的突出的鳍24’的部分，得到图5所述的结构。如果电介质层32(图4B)具有未被虚设栅极堆叠30和栅极间隔件38覆盖的部分，则首先刻蚀这些部分。突出的鳍24’的凹陷可以是各向异性的，因此直接位于虚设栅极堆叠30和栅极间隔件38下方的鳍24’的部分被保护，并且不被刻蚀。根据一些实施例，凹陷的半导体条带24的顶表面可以低于STI区域22的顶表面22A。因此，在STI区域22之间形成凹陷40。凹陷40位于虚设栅极堆叠30的相对侧。

接下来，通过在凹陷40中选择性地生长半导体材料来形成外延区域(源极/漏极区域)42，得到图6A中的结构。根据本公开的一些实施例，外延区域42包括硅锗、硅或硅碳。根据所得的FinFET是p型FinFET还是n型FinFET，可以利用进行外延来原位掺杂p型或n型杂质。例如，当所得的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、GeB等。相反，当所得的FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本公开的替代实施例，外延区域42由III-V化合物半导体形成，例如，GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP，GaP、其组合、或其多个层。在外延区域42完全填充凹陷40之后，外延区域42开始水平扩展，并且可以形成小平面。

在外延步骤之后，可以利用p型或n型杂质来进一步注入外延区域42以形成源极和漏极区域，其也使用附图标记42来表示。根据本公开的替代实施例，当外延区域42在外延期间被原位掺杂有p型或n型杂质以形成源极/漏极区域时，跳过注入步骤。外延源极/漏极区域42包括形成在STI区域22中的较下部分，以及形成在STI区域22的顶表面上方的较上部分。

图6B示出了根据本公开的替代实施例的包层源极/漏极区域42的形成。根据这些实施例，如图3所示的突出的鳍24’不被凹陷，并且外延区域41生长在突出的鳍24’上。外延区域41的材料可以类似于如图6A所示的外延半导体材料42的材料，这取决于所得到的FinFET是p型还是n型FinFET。因此，源极/漏极区域42包括突出的鳍24’和外延区域41。可以(或可以不)执行注入以注入n型杂质或p型杂质。应理解，如图6A和图6B所示的源极/漏极区域42可以彼此合并，或者保持分离。

图7A示出了在形成接触刻蚀停止层(CESL)46和层间电介质(ILD)48之后的结构的透视图。相应的工艺在图17所示的工艺流程中被示出为工艺210。CESL 46可以由氮化硅、碳氮化硅等形成。例如，CESL 46可以使用诸如ALD或CVD之类的共形沉积方法来形成。ILD 48可以包括使用例如FCVD、旋涂、CVD或另一沉积方法形成的电介质材料。ILD 48也可以由含氧电介质材料形成，其可以是基于氧化硅的材料，例如，正硅酸乙酯(TEOS)氧化物、等离子体增强CVD(PECVD)氧化物(SiO₂)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺以使得ILD 48、虚设栅极堆叠30和栅极间隔件38的顶表面彼此齐平。

图7B示出了图7A所示结构的横截面图。该横截面图是从包含图7A中的线7B-7B的垂直平面获得的。如图7B所示，示出了虚设栅极堆叠30中的一个。

接下来，用替换栅极堆叠来替换包括硬掩模层36、虚设栅极电极34和虚设栅极电介质32的虚设栅极堆叠30。替换步骤包括在一个或多个刻蚀步骤中刻蚀如图7A和图7B所示的硬掩模层36、虚设栅极电极34和虚设栅极电介质32，使得在栅极间隔件38的相对部分之间形成沟槽49，如图8所示。相应的工艺在图17所示的工艺流程中被示出为工艺212。可以使用例如干法刻蚀来执行刻蚀过程。还可以在刻蚀工艺中接通等离子体。基于将刻蚀的材料来选择刻蚀气体。例如，当硬掩模36包括氮化硅时，刻蚀气体可以包括含氟工艺气体，例如，CF₄/O₂/N₂、NF₃/O₂、SF₆或SF₆/O₂等。可以使用C₂F₆、CF₄、SO₂、HBr和Cl₂以及O₂的混合物、HBr和Cl₂以及O₂的混合物、或者HBr、Cl₂、O₂和CF₂的混合物等来刻蚀虚设栅极电极34。可以使用NF₃和NH₃的混合物或HF和NH₃的混合物来刻蚀虚设栅极电介质32。

在虚设栅极堆叠30的刻蚀中，栅极间隔件38，特别是子层38A被暴露于等离子体。子层38A可以包括氮，因此栅极间隔件38更能抵抗由等离子体引起的损害。根据本公开的一些实施例，栅极间隔件38具有约

和约

之间的范围内的厚度，并且损害部分可以具有小于约

的厚度。密封层38A的厚度可以在刻蚀中减小，例如，从约和约

之间的范围内的值减小到约

和约

之间的范围内的值。由于密封层38A更能抵抗由等离子体引起的损害，因此密封层38A将留下一些部分以在刻蚀之后保护内部部分38B/38C/38D，其中，内部部分具有较低的氮原子百分比，因此更容易受到损害。

接下来，参考图9A和图9B，形成(替换)栅极堆叠60，其包括栅极电介质层54和栅极电极56。相应的工艺在图17所示的工艺流程中被示出为工艺214。图9B示出了图9A所示的横截面图，其中，该横截面图是从包含图9A中的线9B-9B的平面获得的。

栅极堆叠60的形成包括形成/沉积多个层，然后执行平坦化工艺，例如CMP工艺或机械研磨工艺。栅极堆叠60的形成包括形成/沉积多个层，并然后执行平坦化工艺，例如，CMP工艺或机械研磨工艺。栅极电介质层54延伸到由移除的虚设栅极堆叠留下的沟槽中。根据本公开的一些实施例，栅极电介质层54包括界面层(IL)50(图9B)作为其较下部分。在突出的鳍24’的暴露表面上形成IL 50。IL 50可以包括氧化物层(例如，氧化硅层)，其通过突出的鳍24’的热氧化、化学氧化工艺或沉积工艺来形成。栅极电介质层54还可以包括在IL50上方形成的高k电介质层52(图9B)。高k电介质层52包括高k电介质材料，例如，HfO₂、ZrO₂、HfZrOx、HfSiOx、HfSiON、ZrSiOx、HfZrSiOx、Al₂O₃、HfAlOx、HfAlN、ZrAlOx、La₂O₃、TiO₂、Yb₂O₃、氮化硅等。高k电介质材料的电介质常数(k值)高于3.9，并且可以高于约7.0。高k电介质层52被形成为共形层，并且在突出的鳍24’的侧壁和栅极间隔件38的侧壁上延伸。根据本公开的一些实施例，使用ALD或CVD来形成高k电介质层52。

再次参考图9A和图9B，在栅极电介质层54的顶部上形成栅极电极56，并且填充由移除的虚设栅极堆叠留下的沟槽的剩余部分。栅极电极56中的子层未在图9A和图9B中被单独示出，而实际上，子层由于它们的组成不同而彼此可以区分。至少较下子层的沉积可以使用诸如ALD或CVD之类的共形沉积方法来执行，使得栅极电极56(以及每个子层)的垂直部分的厚度和水平部分的厚度基本上彼此相等。

栅极电极56可以包括多个层，包括但不限于：氮化钛硅(TSN)层、氮化钛(TiN)层、氮化钛(TiN)层、钛铝(TiAl)层、附加TiN和/或TaN层、以及填充金属。这些层中的一些层定义了相应的FinFET的功函数。此外，p型FinFET的金属层和n型FinFET的金属层可以彼此不同，使得金属层的功函数适用于相应的p型或n型FinFET。填充金属可以包括铝、铜、钴。

接下来，如图10所示，形成硬掩模62。相应的工艺在图17所示的工艺流程中被示出为工艺216。根据本公开的一些实施例，硬掩模62的形成包括通过刻蚀来凹陷替换栅极堆叠60以形成凹陷、将电介质材料填充到凹陷中、以及执行平坦化以移除电介质材料的多余部分。电介质材料的剩余部分是硬掩模62。根据本公开的一些实施例，硬掩模62由氮化硅、氧氮化硅、碳氧化硅、碳氧化硅氮化物等形成。

图11示出了用于形成接触插塞的后续步骤。首先形成硅化物区域63和接触插塞64以延伸到ILD 48和CESL 46中。相应的工艺在图17所示的工艺流程中被示出为工艺218。然后形成刻蚀停止层66。根据本公开的一些实施例，刻蚀停止层66由SiN、SiCN、SiC、SiOCN等形成。形成方法可以包括PECVD、ALD、CVD等。接下来，在刻蚀停止层66上方形成ILD 68。相应的工艺在图17所示的工艺流程中被示出为工艺220。ILD 68的材料可以选自用于形成ILD48的同一组候选材料(和方法)，并且ILD 48和68可以由相同或不同的电介质材料形成。根据本公开的一些实施例，ILD 68使用PECVD、FCVD、旋涂等形成，并且可以包括氧化硅(SiO₂)。

ILD 68和刻蚀停止层66被刻蚀以形成开口。可以使用例如反应离子刻蚀(RIE)来执行刻蚀。在后续步骤中，如图11所示，在开口中形成栅极接触插塞70和源极/漏极接触插塞72，以分别电连接到栅极电极56和源极/漏极接触插塞64。相应的工艺在图17所示的工艺流程中被示出为工艺222。因此形成FinFET 74。

本公开的实施例具有一些有利特征。通过在不增加栅极间隔件的k值的情况下将氮并入栅极间隔件，栅极间隔件对等离子体损害(在虚设栅极堆叠的刻蚀中发生)的抵抗性得到改善，而栅极间隔件所产生的寄生电容至少未增加，并且可能减少。

根据本公开的一些实施例，一种方法包括：在晶片的半导体区域上方形成虚设栅极堆叠；以及在虚设栅极堆叠的侧壁上使用ALD沉积栅极间隔件层，沉积栅极间隔件层包括执行ALD循环以形成电介质原子层，其中，ALD循环包括将甲硅烷基化甲基引入晶片；清除甲硅烷基化甲基；将氨引入晶片；并且清除氨。在实施例中，该方法还包括在形成栅极间隔件层之后在晶片上执行退火，其中，退火在晶片被放置在含氧气体中的情况下被执行。在实施例中，退火在约400℃和约500℃之间的范围内的温度下被执行。在实施例中，在退火之前，栅极间隔件层具有第一氮原子百分比，并且在退火之后，栅极间隔件层的一部分具有低于第一氮原子百分比的第二氮原子百分比。在实施例中，在退火之前，栅极间隔件层具有高于氧化硅的k值的第一k值，并且在退火之后，栅极间隔件层的一部分具有低于氧化硅的k值的第二k值。在实施例中，甲硅烷基化甲基具有化学式(SiCl₃)₂CH₂。在实施例中，该方法还包括在栅极间隔件层上执行各向异性刻蚀，以在虚设栅极堆叠的相对侧上形成栅极间隔件；并且使用干法刻蚀移除虚设栅极堆叠，并且在移除虚设栅极堆叠中生成等离子体。在实施例中，该方法还包括沉积高k电介质层作为密封层，其中，高k电介质层包括将虚设栅极堆叠与栅极间隔件层分开的部分。在实施例中，该方法还包括重复ALD循环，直到栅极间隔件层具有大于约

的厚度。

根据本公开的一些实施例，一种方法包括：在晶片的半导体区域上方形成虚设栅极堆叠；形成包括SiNOCH的电介质层，其中，电介质层具有第一k值；以及在电介质层上执行退火，其中，在退火之后，电介质层具有低于第一k值的第二k值。在实施例中，退火在约400℃和约500℃之间的范围内的温度下被执行。在实施例中，使用原子层沉积(ALD)形成电介质层，并且ALD包括交替地脉冲甲硅烷基化甲基和氨。在实施例中，退火在包括H₂O、O₂或氧自由基的含氧环境中被执行。在实施例中，退火使得电介质层的k值从高于4.0的高k值减小到低于3.9的低k值。在实施例中，退火使得电介质层中的氮原子百分比从第一值减小到第二值，其中，第一值在约3％和约30％之间的范围内，并且第二值在约1％和约10％之间的范围内。

根据本公开的一些实施例，一种器件包括：半导体区域：栅极堆叠，该栅极堆叠在半导体区域上方；栅极间隔件，该栅极间隔件在栅极堆叠的侧壁上，其中，栅极间隔件包括SiNOCH，并且SiNOCH是低k电介质材料；以及源极/漏极区域，该源极/漏极区域在栅极间隔件的一侧上。在实施例中，栅极间隔件包括内侧壁和外侧壁，并且外侧壁比内侧壁更远离栅极堆叠，并且在从内侧壁到外侧壁的方向上，氮原子百分比逐渐减小。在实施例中，从内侧壁到外侧壁的整个栅极间隔件包括具有约1％和约10％之间的范围内的氮原子百分比的SiNOCH。在实施例中，栅极间隔件还包括与栅极堆叠接触的高k电介质密封层。在实施例中，SiNOCH的氮原子百分比在约1％和约10％的范围内。

上文概述了一些实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应理解，他们可以容易地使用本公开作为基础来设计或修改其他工艺和结构，以实施与本文所介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应当意识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改动、替代和变更。

示例1是一种用于形成栅极间隔件的方法，包括：在晶片的半导体区域上方形成虚设栅极堆叠；以及在所述虚设栅极堆叠的侧壁上使用原子层沉积(ALD)沉积栅极间隔件层，沉积所述栅极间隔件层包括执行ALD循环以形成电介质原子层，其中，所述ALD循环包括：将甲硅烷基化甲基引入所述晶片；清除所述甲硅烷基化甲基；将氨引入所述晶片；并且清除所述氨。

示例2包括示例1所述的方法，还包括在形成所述栅极间隔件层之后在所述晶片上执行退火，其中，所述退火在所述晶片被放置在含氧气体中的情况下被执行。

示例3包括示例2所述的方法，其中，所述退火在约400℃和约500℃之间的范围内的温度下被执行。

示例4包括示例2所述的方法，其中，在所述退火之前，所述栅极间隔件层具有第一氮原子百分比，并且在所述退火之后，所述栅极间隔件层的一部分具有低于所述第一氮原子百分比的第二氮原子百分比。

示例5包括示例2所述的方法，其中，在所述退火之前，所述栅极间隔件层具有高于氧化硅的k值的第一k值，并且在所述退火之后，所述栅极间隔件层的一部分具有低于氧化硅的所述k值的第二k值。

示例6包括示例1所述的方法，其中，沉积所述栅极间隔件层还包括在执行所述ALD循环之前将氨引入所述晶片。

示例7包括示例1所述的方法，还包括：在所述栅极间隔件层上执行各向异性刻蚀，以在所述虚设栅极堆叠的相对侧上形成栅极间隔件；并且使用干法刻蚀移除所述虚设栅极堆叠。

示例8包括示例1所述的方法，还包括沉积高k电介质层作为密封层，其中，所述高k电介质层包括将所述虚设栅极堆叠与所述栅极间隔件层分开的部分。

示例9包括示例1所述的方法，还包括重复所述ALD循环，直到所述栅极间隔件层具有大于约

的厚度。

示例10是一种用于形成栅极间隔件的方法，包括：在晶片的半导体区域上方形成虚设栅极堆叠；形成包括硅、氮、氧、碳和氢的电介质层，其中，所述电介质层具有第一k值；以及在所述电介质层上执行退火，其中，在所述退火之后，所述电介质层具有低于所述第一k值的第二k值。

示例11包括示例10所述的方法，其中，所述退火在约400℃和约500℃之间的范围内的温度下被执行。

示例12包括示例10所述的方法，其中，使用原子层沉积(ALD)形成所述电介质层，并且所述ALD包括交替地脉冲甲硅烷基化甲基和氨。

示例13包括示例10所述的方法，其中，所述退火在包括H2O、O2或氧自由基的含氧环境中被执行。

示例14包括示例10所述的方法，其中，所述退火使得所述电介质层的k值从高于4.0的高k值减小到低于3.9的低k值。

示例15包括示例10所述的方法，其中，所述退火使得所述电介质层中的氮原子百分比从第一值减小到第二值，其中，所述第一值在约3％和约30％之间的范围内，并且所述第二值在约1％和约10％之间的范围内。

示例16是一种半导体器件，包括：半导体区域：栅极堆叠，所述栅极堆叠在所述半导体区域上方；栅极间隔件，所述栅极间隔件在所述栅极堆叠的侧壁上，其中，所述栅极间隔件包括硅、氮、氧、碳和氢，并且所述栅极间隔件是低k电介质层；以及源极/漏极区域，所述源极/漏极区域在所述栅极间隔件的一侧上。

示例17包括示例16所述的器件，其中，所述栅极间隔件包括内侧壁和外侧壁，并且所述外侧壁比所述内侧壁更远离所述栅极堆叠，并且在从所述内侧壁到所述外侧壁的方向上，氮原子百分比逐渐减小。

示例18包括示例17所述的器件，其中，从所述内侧壁到所述外侧壁的整个所述栅极间隔件具有约1％和约10％之间的范围内的氮原子百分比。

示例19包括示例16所述的器件，其中，所述栅极间隔件还包括与所述栅极堆叠接触的高k电介质密封层。

示例20包括示例19所述的器件，其中，所述高k电介质密封层具有比所述栅极间隔件的其余部分更高的氮原子百分比。