阅读说明：本技术 用于iii-v族金属氧化物半导体场效应晶体管（mosfet）的沟道层形成 (Channel layer formation for group III-V Metal Oxide Semiconductor Field Effect Transistors (MOSFETs) ) 是由 S·马 N·米努蒂洛 C-y·黄 T·加尼 J·卡瓦利罗斯 A·默西 H·肯内尔 G· 于 2019-05-29 设计创作，主要内容包括：本文中的实施例说明了用于半导体器件的技术、系统和方法。半导体器件可以包括隔离区,其位于衬底上方以在隔离区之间形成沟槽。第一缓冲层位于衬底之上,与衬底接触并位于沟槽内。第二缓冲层位于沟槽内,在第一缓冲层之上并与第一缓冲层接触。沟道区位于第一缓冲层上方,位于第二缓冲层的在源极区或漏极区之下的部分上方,并且不竖直位于第二缓冲层的部分上方。另外,源极区或漏极区位于第二缓冲层上方,与第二缓冲层接触,并且与沟道区相邻。可以说明和/或要求保护其他实施例。(Embodiments herein describe techniques, systems, and methods for semiconductor devices. The semiconductor device may include isolation regions over the substrate to form trenches between the isolation regions. The first buffer layer is located above the substrate, in contact with the substrate, and within the trench. The second buffer layer is located in the trench, over and in contact with the first buffer layer. The channel region is located above the first buffer layer, above a portion of the second buffer layer that is below the source or drain region, and not vertically above a portion of the second buffer layer. In addition, a source or drain region is over the second buffer layer, in contact with the second buffer layer, and adjacent to the channel region. Other embodiments may be described and/or claimed.)

用于III-V族金属氧化物半导体场效应晶体管(MOSFET)的沟 道层形成

技术领域

本公开的实施例总体上涉及集成电路领域，具体而言，涉及III-V族金属氧化物半导体场效应晶体管(MOSFET)。

背景技术

本文提供的背景描述是为了总体上呈现本公开的背景。除非本文另有说明，否则本部分中描述的材料不是本申请权利要求的现有技术，并且不因包括在本部分中而被认为是现有技术。

传统的集成电路，例如金属氧化物半导体场效应晶体管(MOSFET)，可以基于硅。另一方面，III-V族元素的化合物可以具有优于硅的半导体特性，包括更高的电子迁移率和饱和速度，从而导致III-V族MOSFET或简称III-V族晶体管的更好性能。然而，III-V族MOSFET的制造工艺复杂，产品缺陷率高。

具体实施方式

将容易理解实施例。为了便于描述，相似的附图标记表示相似的结构元件。通过示例而非限制的方式在附图的各图中示出了实施例。

图1(a)-1(c)以各种视图示意性地示出了根据一些实施例的示例性III-V族金属氧化物半导体场效应晶体管(MOSFET)，其包括沟槽内的缓冲层之上的沟道区。

图2示意性地示出了根据一些实施例的示例性III-V族MOSFET，其包括沟槽内的缓冲层之上的沟道区。

图3示意性地示出了根据一些实施例的用于形成III-V族MOSFET的示例性过程，所述III-V族MOSFET包括沟槽内的缓冲层之上的沟道区。

图4(a)-4(f)示意性地示出了根据一些实施例的具有用于形成III-V族MOSFET的更多细节的示例性过程，所述III-V族MOSFET包括沟槽内的缓冲层之上的沟道区。

图5示意性地示出了根据一些实施例的实现本公开的一个或多个实施例的内插件。

图6示意性地示出了根据一些实施例的根据本公开的实施例构建的计算设备。

具体实施方式

III-V族元素的化合物，例如砷化镓(GaAs)、锑化铟(InSb)、磷化铟(InP)和砷化铟镓(InGaAs)，具有优于硅的半导体特性，包括更高的电子迁移率和饱和速度。结果，III-V族金属氧化物半导体场效应晶体管(MOSFET)也可以具有比硅晶体管更好的性能。III-V族MOSFET或简称为III-V族晶体管可以包括与沟道区相邻的源极区和漏极区。对于下面的描述，源极区和漏极区可以互换使用。

有时，可以使用纵横比捕获(ART)沟槽制造III-V族晶体管。然而，使用ART沟槽制造的III-V族晶体管可能具有低密度状态和高缺陷率，例如在ART沟槽中的受限沟道中的材料生长期间形成的堆堆叠体错。另外，在沟道区中的III-V族材料与ART沟槽中的材料之间可能存在大的晶格失配，这可能导致沟道区中的大量失配位错和堆堆叠体错。一些方法可以使用诸如InAlAs的晶格匹配的子鳍状物外延层来减少沟道区中的失配位错的数量。然而，这种晶格匹配的子鳍状物外延层可能难以在诸如ART沟槽的受限几何形状中制造。结果，可能由晶格匹配的子鳍状物外延层产生更多的缺陷，其传播到沟道区中。

本文中的实施例可以在ART沟槽内的衬底之上形成第一缓冲层，并且在第一缓冲层之上形成第二缓冲层，其与第一缓冲层接触并位于沟槽内。可以在第二缓冲层的部分上方形成沟道区。例如，第一缓冲层可以包括GaAs，沟道区可以包括InP，其可以与第一缓冲层中的GaAs具有大的晶格失配。可以在GaAs的第一缓冲层上方形成InGaAs的第二层。可以在InGaAs的第二缓冲层之上通过晶格匹配形成包括InP的沟道区。因此，包括InP的沟道区实际上可以没有任何失配位错。然后，可以在沟道区下方去除InGaAs的第二缓冲层，可以在沟道区与第一缓冲层之间形成栅极电介质层和栅极电极，占据在去除第二缓冲层之前第二缓冲层已占据的空间。如此使用两个缓冲层形成的实施例可以减少缺陷，即包括InP的沟道区中的失配位错，并因此改善III-V族晶体管的性能。

本文中的实施例可以提出一种半导体器件。所述半导体器件可以包括隔离区，其位于衬底上方以在隔离区之间形成沟槽。第一缓冲层位于在衬底之上，与衬底接触并位于沟槽内。第二缓冲层位于沟槽内，在第一缓冲层之上并与第一缓冲层接触。沟道区位于第一缓冲层上方，位于第二缓冲层的在源极区或漏极区之下的部分上方，并且不竖直位于第二缓冲层的部分上方。沟道区包括III-V族材料。高k栅极电介质层位于第一缓冲层上方并且完全围绕沟道区。栅极电极位于第一缓冲层上方而不与第二缓冲层重叠，完全围绕高k栅极电介质层，并且完全围绕沟道区。另外，源极区位于第二缓冲层上方，与第二缓冲层接触并与沟道区的第一端相邻。漏极区位于第二缓冲层上方，与第二缓冲层接触并与沟道区的与沟道区的第一端相对的第二端相邻。

本文中的实施例可以提出一种用于形成半导体器件的方法。所述方法可以包括在衬底上方形成隔离区并在隔离区之间形成沟槽；在衬底之上形成第一缓冲层，其与衬底接触并位于沟槽内；以及在第一缓冲层之上形成第二缓冲层，其与第一缓冲层接触并位于沟槽内。所述方法还包括在第二缓冲层的部分上方形成包括InP的沟道区，以及去除第二缓冲层在沟道区下方的部分，同时在不与沟道区重叠的区域中保留第二缓冲层。此外，所述方法可以包括在第一缓冲层上方并且完全围绕沟道区形成高k栅极电介质层。而且，所述方法包括在第一缓冲层上方形成栅极电极，其完全围绕高k栅极电介质层且完全围绕沟道区。另外，所述方法包括在第二缓冲层上方形成源极区，其与第二缓冲层接触并与沟道区的第一端相邻，以及在第二缓冲层上方形成漏极区，其与第二缓冲层接触并与沟道区的与沟道区的第一端相对的第二端相邻。

本文中的实施例可以提出一种计算设备。所述计算设备可以包括处理器；以及耦合到处理器的存储器件，其中存储器件或处理器包括晶体管。所述晶体管可以包括隔离区，其位于衬底上方以在隔离区之间形成沟槽。第一缓冲层位于衬底上方，与衬底接触并位于沟槽内。第二缓冲层位于沟槽内，在第一缓冲层之上并与第一缓冲层接触。沟道区位于第一缓冲层上方，位于第二缓冲层的在源极区或漏极区之下的部分上方，并且不竖直位于第二缓冲层的部分上方。沟道区包括III-V族材料。高k栅极电介质层位于第一缓冲层上方并完全围绕沟道区。栅极电极位于第一缓冲层上方而不与第二缓冲层重叠，完全围绕高k栅极电介质层且完全围绕沟道区。另外，源极区位于第二缓冲层上方，与第二缓冲层接触并与沟道区的第一端相邻。漏极区位于第二缓冲层上方，与第二缓冲层接触并与沟道区的与沟道区的第一端相对的第二端相邻。

在以下描述中，将使用本领域技术人员通常采用的术语来描述说明性实施方式的各个方面，以将其工作的实质传达给本领域其他技术人员。然而，对于本领域技术人员而言显而易见的是，可以仅利用所描述的一些方面来实施本公开。出于解释的目的，阐述了具体的数字、材料和配置，以便提供对说明性实施方式的透彻理解。然而，对于本领域技术人员而言显而易见的是，可以在没有具体细节的情况下实施本公开。在其他情况下，省略或简化了众所周知的特征，以免使说明性实施方式难以理解。

将以最有助于理解本公开的方式依次将各种操作描述为多个分立操作。然而，描述的顺序不应被解释为暗示这些操作必须是顺序相关的。特别是，这些操作可以不按所呈现的顺序执行。

出于本公开的目的，短语“A和/或B”表示(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。

如在本文中所使用的术语“在……之上”、“在……下方”、“在……之间”、“在……上方”和“在……上”可以指一个材料层或部件相对于其他层或部件的相对位置。例如，设置在另一层之上或下方的一层可以直接与另一层接触，或者可以具有一个或多个中间层。而且，设置在两层之间的一层可以直接与所述两层接触，或者可以具有一个或多个中间层。相反，第二层“上”的第一层与该第二层直接接触。类似地，除非另有明确说明，否则设置在两个特征之间的一个特征可以与相邻特征直接接触，或者可以具有一个或多个中间特征。

描述可以使用短语“在一个实施例中”或“在实施例中”，其可以各自指代相同或不同实施例中的一个或多个。此外，关于本公开的实施例使用的术语“包括”、“包含”、“具有”等是同义的。

在本文中可以使用术语“与……耦合”及其派生词。“耦合”可以表示以下中的一个或多个。“耦合”可以表示两个或更多个元件直接物理或电接触。然而，“耦合”还可以表示两个或更多个元件彼此间接接触，但仍然彼此协作或相互作用，并且可以表示一个或多个其他元件耦合或连接在所述彼此耦合的元件之间。术语“直接耦合”可以表示两个或更多个元件直接接触。

在各种实施例中，短语“形成、沉积或以其他方式设置在第二特征上的第一特征”可以表示第一特征形成、沉积或设置在第二特征之上，并且第一特征的至少一部分可以与第二特征的至少一部分直接接触(例如，直接物理和/或电接触)或间接接触(例如，在第一特征与第二特征之间具有一个或多个其他特征)。

在本公开叙述“一”或“第一”元件或其等同物的情况下，此类公开包括一个或多个这样的元件，既不要求也不排除两个或更多个这样的元件。此外，用于识别的要素的序数指示符(例如，第一、第二或第三)用于在要素之间进行区分，并且不表示或暗示这些要素的所需的或有限的数量，也不表示这些要素的特定位置或顺序，除非另有具体说明。

如在本文中所使用的，术语“电路”可以指以下项的部分或者包括以下项：执行一个或多个软件或固件程序的专用集成电路(ASIC)、电子电路、处理器(共享的、专用的或组)和/或存储器(共享的、专用的或组)、组合逻辑电路和/或提供所描述的功能的其他适当的硬件部件。如在本文中所使用的，“计算机实现的方法”可以指由一个或多个处理器、具有一个或多个处理器的计算机系统、诸如智能电话(其可以包括一个或多个处理器)的移动设备、平板电脑、笔记本电脑、机顶盒、游戏机等执行的任何方法。

可以在衬底(例如，半导体衬底)上形成或实现本公开的实施方式。在一种实施方式中，半导体衬底可以是使用体硅或绝缘体上硅子结构形成的晶体衬底。在其他实施方式中，半导体衬底可以使用替代材料形成，其可以与硅结合或可以不与硅结合，包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓或III-V族或IV族材料的其他组合。尽管此处描述了可以形成衬底的材料的几个示例，但是可以用作可构建半导体器件的基础的任何材料都落入本公开的精神和范围内。

可以在衬底上制造多个晶体管，例如金属氧化物半导体场效应晶体管(MOSFET或简称MOS晶体管)。在本公开的各种实施方式中，MOS晶体管可以是平面晶体管、非平面晶体管或两者的组合。非平面晶体管包括诸如双栅极晶体管和三栅极晶体管的FinFET晶体管、以及诸如纳米带和纳米线晶体管的环绕或全环栅晶体管。尽管本文中描述的实施方式可以仅示出平面晶体管，但是应该注意，本公开也可以使用非平面晶体管来实现。

每个MOS晶体管包括由至少两层(栅极电介质层和栅电极层)形成的栅极堆叠体。栅极电介质层可以包括一层或层堆叠体。一层或多层可以包括氧化硅、二氧化硅(SiO₂)和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌等元素。可以在栅极电介质层中使用的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌。在一些实施例中，可以在栅极电介质层上执行退火工艺，以在使用高k材料时改善其质量。

栅极电极层形成在栅极电介质层上，并且可以由至少一种P型功函数金属或N型功函数金属组成，这取决于晶体管是PMOS还是NMOS晶体管。在一些实施方式中，栅极电极层可以由两个或更多个金属层的堆叠体组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。可以包括其他金属层用于其他目的，例如阻挡层。

对于PMOS晶体管而言，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将能够形成PMOS栅极电极，其功函数在约4.9eV与约5.2eV之间。对于NMOS晶体管而言，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金，以及这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将能够形成NMOS栅极电极，其功函数在约3.9eV与约4.2eV之间。

在一些实施方式中，当沿源极-沟道-漏极方向观察晶体管的截面时，栅极电极可以由“U”形结构组成，其包括基本平行于衬底表面的底部部分，以及基本垂直于衬底的顶表面的两个侧壁部分。在另一种实施方式中，形成栅极电极的金属层中的至少一个可以仅为基本平行于衬底的顶表面的平面层，并且不包括基本垂直于衬底的顶表面的侧壁部分。在本公开的另外的实施方式中，栅极电极可以由U形结构和平面非U形结构的组合构成。例如，栅极电极可以由形成在一个或多个平面非U形层的顶上的一个或多个U形金属层组成。

在本公开的一些实施方式中，可以在栅极堆叠体的相对侧上形成一对侧壁间隔物，其夹置栅极堆叠体。侧壁隔离物可以由诸如氮化硅、氧化硅、碳化硅、掺杂碳的氮化硅和氮氧化硅等材料形成。用于形成侧壁间隔物的工艺在本领域中是公知的，并且通常包括沉积和蚀刻工艺操作。在替代实施方式中，可以使用多个间隔物对，例如，两对、三对或四对侧壁间隔物可以形成在栅极堆叠体的相对侧上。

如本领域所公知的，源极区和漏极区形成在与每个MOS晶体管的栅极堆叠体相邻的衬底内。通常使用注入/扩散工艺或蚀刻/沉积工艺来形成源极区和漏极区。在前一种工艺中，可以将诸如硼、铝、锑、磷或砷等掺杂剂离子注入到衬底中以形成源极区和漏极区。激活掺杂剂并使它们进一步扩散到衬底中的退火工艺通常在离子注入工艺之后。在后一种工艺中，可以首先蚀刻衬底以在源极区和漏极区的位置处形成凹槽。然后可以执行外延沉积工艺以用用于制造源极区和漏极区的材料填充凹槽。在一些实施方式中，源极区和漏极区可以使用硅合金(例如，硅锗或碳化硅)来制造。在一些实施方式中，外延沉积的硅合金可以原位掺杂有诸如硼、砷或磷等掺杂剂。在另外的实施例中，源极区和漏极区可以使用一种或多种替代半导体材料(例如，锗或III-V族材料或合金)来形成。而且在另外的实施例中，可以使用一层或多层金属和/或金属合金来形成源极区和漏极区。

在MOS晶体管之上沉积一个或多个层间电介质(ILD)。ILD层可以使用已知其适用于集成电路结构的电介质材料形成，例如低k电介质材料。可以使用的电介质材料的示例包括但不限于二氧化硅(SiO₂)、碳掺杂氧化物(CDO)、氮化硅、有机聚合物(例如，全氟环丁烷或聚四氟乙烯)、氟硅酸盐玻璃(FSG)和有机硅酸盐(例如，倍半硅氧烷、硅氧烷)或有机硅酸盐玻璃。ILD层可以包括孔隙或气隙以进一步降低其介电常数。

图1(a)-1(c)以各种视图示意性地示出了根据一些实施例的示例性III-V族MOSFET 100，其包括沟槽110内的缓冲层102之上的沟道区107。例如，图1(a)示出了在III-V族MOSFET 100的源极区或漏极区处切割的鳍状物的截面图。图1(b)示出了在III-V族MOSFET 100的栅极电极处切割的鳍状物的截面图。图1(c)示出了在III-V族MOSFET 100的有源沟道区或鳍状物处切割的栅极的截面图。为清楚起见，以下作为用于理解包括沟槽内的缓冲层之上的沟道区的III-V族MOSFET的示例来说明III-V族MOSFET 100的特征，沟道区107、缓冲层102或沟槽110。此外，应当理解，包括沟槽内的缓冲层之上的沟道区的III-V族MOSFET的一个或多个部件可以包括以下说明的附加和/或变化的特征，并且可以包括本领域普通技术人员会认为和/或称为包括沟槽内的缓冲层之上的沟道区的III-V族MOSFET的任何器件。

在实施例中，III-V族MOSFET 100包括衬底101。隔离区(例如，隔离区103和隔离区105)位于衬底101上方以在隔离区103与隔离区105之间形成沟槽110。沟槽110可以是ART沟槽。在一些其他实施例中，沟槽110可以是其他种类的沟槽。缓冲层102位于衬底101之上，与衬底101接触并位于沟槽110内。衬底101的与缓冲层102接触的表面112是非平面表面，例如三角形表面。缓冲层104位于沟槽110内，在缓冲层102之上并与缓冲层102接触。缓冲层104与隔离区103的表面共面并与隔离区105的表面共面。

如图1(b)所示，沟道区107位于缓冲层102上方并包括III-V族材料。在沟道区107下方去除缓冲层104，因此沟道区107竖直位于缓冲层102上方，但不竖直位于缓冲层104上方。沟道区107位于缓冲层104在源极区113或漏极区123之下的部分上方，如图1(c)所示。栅极电介质层109位于缓冲层102上方并且完全围绕沟道区107。栅极电介质层可以包括高k电介质材料。栅极电极111位于缓冲层102上方，而不与缓冲层104重叠，完全围绕栅极电介质层109且完全围绕沟道区107。

如图1(c)所示，源极区113位于缓冲层104上方，与缓冲层104接触并与沟道区107的第一端相邻。漏极区123位于缓冲层104上方，与缓冲层104接触并与沟道区107的与沟道区107的第一端相对的第二端相邻。沟道区107、源极区113和漏极区123位于隔离区103和隔离区105的表面上方。此外，第二源极114位于源极区113上方，并且源极电极115耦合到第二源极区114。第二漏极区124位于在漏极区123上方，并且漏极电极125耦合到第二漏极区124。间隔物131将栅极电极111与源极电极115分开，而间隔物133将栅极电极111与漏极电极125分开。在一些实施例中，可以没有任何第二源极区或第二漏极区。源极电极115可以耦合到源极区113，并且漏极电极125可以耦合到漏极区123。

在实施例中，沟道区107可以是FinFET沟道、纳米线沟道、竖直FET沟道、纳米管沟道、全环栅沟道或纳米带沟道。沟道区107可以具有宽度W1，并且沟槽110可以具有宽度W2，其可以基本上等于W1。沟道区107包括III-V族化合物，其可以是二元III-V族化合物、三元III-V族化合物或四元III-V族化合物。详细地说，沟道区107中的III-V族化合物可以包括铟(In)、磷(P)、镓(Ga)或砷(As)、SiGe、Al、GaAs、In_xGa_1-xAs、In_xGa_1-xP、GaAs_xSb_1-x(其中x在0和1之间)、InSb、InAs、GaP、InGaP或InP。沟道区107可以具有矩形形状、三角形形状、正方形形状、椭圆形形状、圆形形状或多边形形状。

在实施例中，缓冲层102可以包括砷化镓(GaAs)、多晶GaAs、InP、AlAs、GaP、AlAsSb、InAlAs或In_xGa_1-xAs，其中x在0和1之间。缓冲层104可以包括具有与沟道区107中的III-V族材料不同的蚀刻选择性的材料。例如，缓冲层102包括GaAs，缓冲层104包括In_xGa_{1- x}As，其中x在0和1之间，并且沟道区107中的III-V族材料包括InP。

在实施例中，源极区113或漏极区123可以包括与沟道区107中的材料类似的材料，并且还可以包括n型掺杂剂或p型掺杂剂。作为示例，源极区113或漏极区123可以包括In、P、Ga或As、砷化铟镓(InGaAs)、砷化铟(InAs)、锑化铟(InSb)、锑化铟镓(InGaSb)、锑化铟镓砷(In_xGa_1-xAs_ySb_1-y)、磷化铟镓砷(In_xGa_1-xAs_yP_1-y)、锑化铟镓磷(In_xGa_1-xP_ySb_1-y)、锑化铟铝砷(In_xAl_1-xAs_ySb_1-y)、磷化铟铝砷(In_xAl_1-xAs_yP_1-y)(其中0≤x≤1，0≤y≤1)、窄带隙III-V族材料、或其任何组合。

在实施例中，衬底101可以是硅衬底、玻璃衬底(例如，钠钙玻璃或硼硅酸盐玻璃)、金属衬底、塑料衬底、聚酰亚胺衬底或其他适当的衬底。衬底101可以包括硅、蓝宝石、SiC、GaN、AlN、SiO₂或Cu。衬底101可以包括高电阻率p型或n型连位硅材料、锗、硅上锗、砷化镓(GaAs)或绝缘体上硅衬底。例如，衬底101可以是具有(111)、(100)或(110)晶面作为主平面的硅衬底。

在实施例中，栅极电介质层109可以包括高k电介质材料。例如，栅极电介质层109可以包括介电常数至少约为10的材料。详细地说，栅极电介质层109可以包括Al₂O₃，尽管在其他实施例中可以使用其他材料，例如La₂O₃、HfO₂、ZrO₂或诸如LaAl_xO_y、Hf_xZr_yO_z的三元络合物。

在实施例中，源极电极115、漏极电极125或栅极电极111可以使用包括导电材料的一个或多个导电膜形成为单层或堆叠层。例如，源极电极115、漏极电极125或栅极电极111可以包括金属材料、导电聚合物、多晶硅、硅化钛、磷(n+)掺杂的Si、硼掺杂的SiGe、或半导体材料和金属的合金。例如，源极电极115、漏极电极125或栅极电极111可以包括金(Au)、铂(Pt)、钌(Ru)、铱(Ir)、钛(Ti)、铝(Al)、钼(Mo)、铜(Cu)、钽(Ta)、钨(W)、镍(Ni)、铬(Cr)、铪(Hf)、铟(In)，或Ti、Mo、Au、Pt、Al、Ni、Cu、Cr、TiAlN、HfAlN或InAlO的合金。源极电极115、漏极电极125或栅极电极111可以包括氮化钽(TaN)、氮化钛(TiN)、铱钽合金(Ir-Ta)、氧化铟锡(ITO)等、和/或其组合。

图2示意性地示出了根据一些实施例的示例性III-V族MOSFET 200，其包括沟槽210内的缓冲层202之上的沟道区207。在实施例中，III-V族MOSFET 200、沟道区207、缓冲层202和沟槽210可以分别类似于如图1所示的III-V族MOSFET 100、沟道区107、缓冲层102和沟槽110。

在实施例中，III-V MOSFET族200包括衬底201。隔离区(例如，隔离区203和隔离区205)位于衬底201上方以在隔离区203与隔离区205之间形成沟槽210。缓冲层202位于衬底201之上，与衬底201接触并位于沟槽210内。未示出的第二缓冲层可以位于沟槽210内，在缓冲层202之上并与缓冲层202接触。沟道区207位于缓冲层202上方并包括III-V族材料。可以在沟道区207下方去除第二缓冲层，因此沟道区207竖直位于缓冲层102上方，但不竖直位于第二缓冲层上方。栅极电介质层209位于缓冲层202上方并完全围绕沟道区207。栅极电介质层可以包括高k电介质材料。栅极电极211位于缓冲层202上方，不与第二缓冲层重叠，完全围绕栅极电介质层209且完全围绕沟道区207。

在实施例中，沟道区207可以具有三角形形状，并且具有111晶体取向。使用当前技术制造的III-V族MOSFET可以包括具有111晶体取向的III-V族材料。111晶体取向的沟道区207可以减少堆叠层错，增加状态和电荷的密度，改善沟道区207的表面粗糙度和栅极电介质均匀性。

图3示意性地示出了根据一些实施例的用于形成III-V族MOSFET的示例性过程300，所述III-V族MOSFET包括沟槽内的缓冲层之上的沟道区。图4(a)-4(f)示意性地示出了根据一些实施例的具有用于形成III-V族MOSFET的更多细节的示例性过程300，所述III-V族MOSFET包括沟槽内的缓冲层之上的沟道区。在实施例中，过程300可以用于形成如图1所示的III-V族MOSFET 100或如图2所示的III-V族MOSFET 200。

在框301处，过程300可以包括在衬底上方形成隔离区并在隔离区之间形成沟槽；在衬底之上形成第一缓冲层，其与衬底接触并位于沟槽内；以及在第一缓冲层之上形成第二缓冲层，其与第一缓冲层接触并位于沟槽内。例如，如图4(a)所示，过程300可以包括在衬底401上方形成隔离区，例如隔离区403和隔离区405，以及在隔离区403与隔离区405之间形成沟槽410；在衬底401之上形成第一缓冲层402，其与衬底401接触并位于沟槽410内；在第一缓冲层402之上形成第二缓冲层404，其与第一缓冲层402接触并位于沟槽410内。

在框303处，过程300可以包括在第二缓冲层的部分上方形成包括III-V族材料(例如，InP)的沟道区。例如，如图4(b)-4(d)所示，过程300可以包括形成第二缓冲层404的凹槽，如图4(b)所示，在剩余的第二缓冲层404上方形成沟道区407，如图4(c)所示，并且去除隔离区403和隔离区405的部分，以露出第二缓冲层404，如图4(d)所示。沟道区407可以包括InP或一些其他III-V族材料，例如，如针对图1中的沟道区107所示的III-V族材料。

在框305处，过程300可以包括去除第二缓冲层在沟道区下方的部分，同时在不与沟道区重叠的区域中保留第二缓冲层；在第一缓冲层上方并且完全围绕沟道区形成高k栅极电介质层；在第一缓冲层上方形成栅极电极，其完全围绕高k栅极电介质层且完全围绕沟道区。例如，如图4(e)所示，过程300可以包括去除第二缓冲层404在沟道区407下方的部分。在不与沟道区407重叠的区域中可以不去除第二缓冲层404。过程300可以进一步包括在第一缓冲层402上方并且完全围绕沟道区407形成高k栅极电介质层409；以及在第一缓冲层402上方形成栅极电极411，其完全围绕高k栅极电介质层409且完全围绕沟道区407。

在框307处，过程300可以包括在第二缓冲层上方形成源极区，其与第二缓冲层接触并与沟道区的第一端相邻；以及在第二缓冲层上方形成漏极区，其与第二缓冲层接触并与沟道区的与沟道区的第一端相对的第二端相邻。例如，如图4(f)所示，过程300可以包括在第二缓冲层404上方形成源极区413。其与第二缓冲层404接触并与沟道区407的第一端相邻。过程300还可以包括第二缓冲层404上方形成漏极区，其与第二缓冲层404接触并与沟道区407的与沟道区的第一端相对的第二端相邻。

另外，过程300可以包括形成与源极区接触的源极电极，以及形成与漏极区接触的漏极电极，在源极电极与栅极电极411之间形成间隔物，以及在漏极电极与栅极电极411之间形成间隔物。

图5示出了包括本公开的一个或多个实施例的内插件500。内插件500是用于将第一衬底502桥接到第二衬底504的居间衬底。第一衬底502可以例如是支撑如图1所示的III-V族MOSFET 100、如图2所示的III-V族MOSFET 200或由图3或图4所示的过程300形成的III-V族MOSFET的衬底。第二衬底504可以例如是存储器模块、计算机主板或另一集成电路管芯。通常，内插件500的目的是将连接扩展到更宽的间距或者将连接重新路由到不同的连接。例如，内插件500可以将集成电路管芯耦合到球栅阵列(BGA)506，其随后可以耦合到第二衬底504。在一些实施例中，第一衬底502和第二衬底504附接到内插件500的相对侧。在其他实施例中，第一衬底502和第二衬底504附接到内插件500的同一侧。而且在另外的实施例中，三个或更多个衬底通过内插件500互连。

内插件500可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在另外的实施方式中，内插件可以由交替的刚性或柔性材料形成，其可以包括上述用于半导体衬底的相同材料，例如硅、锗、以及其他III-V族和IV族材料。

内插件可以包括金属互连508和过孔510，包括但不限于穿硅过孔(TSV)512。内插件500还可以包括嵌入器件514，包括无源器件和有源器件二者。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器和静电放电(ESD)器件。还可以在内插件500上形成更复杂的器件，例如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。

根据本公开的实施例，本文中公开的装置或过程可以用于制造内插件500。

图6示出了根据本公开的一个实施例的计算设备600。计算设备600可以包括多个部件。在一个实施例中，这些部件附接到一个或多个主板。在替换实施例中，将这些部件中的一些或全部制造到单个片上系统(SoC)管芯上，例如用于移动设备的SoC。计算设备600中的部件包括但不限于集成电路管芯602和至少一个通信逻辑单元608。在一些实施方式中，在集成电路管芯602内制造通信逻辑单元608，而在其他实施方式中，在单独的集成电路芯片中制造通信逻辑单元608，所述集成电路芯片可以结合到与集成电路管芯602共享或电子耦合的衬底或主板。集成电路管芯602可以包括处理器604以及管芯上存储器606(通常用作高速缓冲存储器)，其可以由诸如嵌入式DRAM(eDRAM)或SRAM等技术提供。例如，处理器604或管芯上存储器606或集成电路管芯602中的其他控制电路可以包括如图1所示的III-V族MOSFET 100、如图2所示的III-V族MOSFET 200，或者由图3或图4中所示的过程300形成的III-V族MOSFET。

在实施例中，计算设备600可以包括显示器或触摸屏显示器624、以及触摸屏显示器控制器626。显示器或触摸屏显示器624可以包括FPD、AMOLED显示器、TFT LCD、微发光二极管(μLED)显示器等。

计算设备600可以包括可以或可以不物理且电耦合到主板或在SoC管芯内制造的其他部件。这些其他部件包括但不限于易失性存储器610(例如，动态随机存取存储器(DRAM))、非易失性存储器612(例如，ROM或闪速存存器)、图形处理单元614(GPU)、数字信号处理器(DSP)616、加密处理器642(例如，在硬件内执行加密算法的专用处理器)、芯片组620、至少一个天线622(在一些实施方式中可以使用两个或更多个天线)、电池630或其他电源、功率电子设备631、稳压器(未示出)、全球定位系统(GPS)设备628、罗盘、运动协处理器或传感器632(可以包括加速度计、陀螺仪和罗盘)、麦克风(未示出)、扬声器634、谐振器635、相机636、用户输入设备638(例如，键盘、鼠标、触控笔和触摸板)、以及大容量存储设备640(例如，硬盘驱动器、光盘(CD)、数字通用盘(DVD)等等)。在实施例中，各种部件可以包括如图1所示的III-V族MOSFET 100、如图2所示的III-V族MOSFET 200，或由图3或图4所示的过程300形成的III-V族MOSFET。

计算设备600可以包含本文未描述的其他传输、电信或无线电功能。在一些实施方式中，计算设备600包括用于通过在空气或空间中调制和辐射电磁波而在一定距离上进行通信的无线电设备。在另外的实施方式中，计算设备600包括发射器和接收器(或收发器)，其用于通过在空气或空间中调制和辐射电磁波而在一定距离上进行通信。

通信逻辑单元608实现用于来往于计算设备600的数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制的电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可能不包含。通信逻辑单元608可以实施多个无线标准或协议中的任意一个，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、红外(IR)、近场通信(NFC)、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高代的任何其他无线协议。计算设备600可以包括多个通信逻辑单元608。例如，第一通信逻辑单元608可以专用于近距离无线通信，例如Wi-Fi、NFC和蓝牙，而第二通信逻辑单元608可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。

计算设备600的处理器604包括一个或多个器件，例如晶体管。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。通信逻辑单元608还可以包括一个或多个器件，例如晶体管。

在另外的实施例中，容纳在计算设备600内的另一个部件可以包含一个或多个设备，例如功率电子设备631，其根据本公开的实施方式形成，例如，如图1所示的III-V族MOSFET 100，如图2所示的III-V族MOSFET 200，或者由图3或图4所示的过程300形成的III-V族MOSFET。

在各种实施例中，计算设备600可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、非智能电话、平板电脑、平板电脑/膝上型电脑混合型、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数码摄像机。在另外的实施方式中，计算设备600可以是处理数据的任何其他电子设备。

以下提供一些非限制性示例。

示例1可以包括一种半导体器件，其包括：隔离区，位于衬底上方以在隔离区之间形成沟槽；衬底之上的第一缓冲层，与衬底接触并位于沟槽内；沟槽内的第二缓冲层，位于第一缓冲层之上，与第一缓冲层接触；第一缓冲层上方的沟道区，位于第二缓冲层的在源极区或漏极区之下的部分上方，并且不竖直位于第二缓冲层的部分上方，其中，沟道区包括III-V族材料；高k栅极电介质层，位于第一缓冲层上方并完全围绕沟道区；栅极电极，位于第一缓冲层上方而不与第二缓冲层重叠，完全围绕高k栅极电介质层且完全围绕沟道区，第二缓冲层上方的源极区，与第二缓冲层接触，并与沟道区的第一端相邻；以及第二缓冲层上方的漏极区，与第二缓冲层接触，并与沟道区的与沟道区的第一端相对的第二端相邻。

示例2可以包括示例1和/或本文中的一些其他示例的半导体器件，还包括：耦合到源极区的源极电极；耦合到漏极区的漏极电极。

示例3可以包括示例1和/或本文中的一些其他示例的半导体器件，其中第二缓冲层与隔离区的表面共面，而沟道区、源极区和漏极区位于隔离区的表面上方。

示例4可以包括示例1和/或本文中的一些其他示例的半导体器件，其中衬底的与第一缓冲层接触的表面是非平面表面。

示例5可以包括示例1和/或本文中的一些其他示例的半导体器件，其中沟道区具有选自由矩形形状、正方形形状、椭圆形形状和圆形形状组成的组中的形状，并且沟槽的宽度基本上等于沟道区的宽度。

示例6可以包括示例1和/或本文中的一些其他示例的半导体器件，其中沟道区包括选自由纳米线沟道、纳米带沟道和全环栅沟道组成的组中的沟道。

示例7可以包括示例1和/或本文中的一些其他示例的半导体器件，其中沟道区具有三角形形状。

示例8可以包括示例1和/或本文中的一些其他示例的半导体器件，其中沟道区具有111晶体取向。

示例9可以包括示例1和/或本文中的一些其他示例的半导体器件，其中沟道区的III-V族材料包括选自由铟(In)、磷(P)、镓(Ga)和砷(As)组成的组中的材料。

示例10可以包括示例1和/或本文中的一些其他示例的半导体器件，其中源极区或漏极区包括n型掺杂剂。

示例11可以包括示例1和/或本文中的一些其他示例的半导体器件，其中源极区或漏极区包括选自由In、P、Ga或As、砷化铟镓(InGaAs)、砷化铟(InAs)、锑化铟(InSb)、锑化铟镓(InGaSb)、锑化铟镓砷(In_xGa_1-xAs_ySb_1-y)、磷化铟镓砷(In_xGa_1-xAs_yP_1-y)、锑化铟镓磷(In_xGa_1-xP_ySb_1-y)、锑化铟铝砷(In_xAl_1-xAs_ySb_1-y)、磷化铟铝砷(In_xAl_1-xAs_yP_1-y)(其中0≤x≤1，0≤y≤1)、窄带隙III-V族材料，或其任何组合组成的组中的材料。

示例12可以包括示例1和/或本文中的一些其他示例的半导体器件，其中衬底包括选自由高电阻率p型或n型连位硅材料、锗、硅上锗、砷化镓(GaAs)和绝缘体上硅衬底组成的组中的材料。

示例13可以包括示例1和/或本文中的一些其他示例的半导体器件，其中第一缓冲层包括选自由砷化镓(GaAs)、多晶GaAs、InP、AlAs、GaP、AlAsSb、InAlAs或In_xGa_1-xAs组成的组中的材料，其中x在0和1之间。

示例14可以包括示例1和/或本文中的一些其他示例的半导体器件，其中第二缓冲层包括具有与沟道区中的III-V族材料不同的蚀刻选择性的材料。

示例15可以包括示例1和/或本文中的一些其他示例的半导体器件，其中第一缓冲层包括GaAs，第二缓冲层包括In_xGa_1-xAs，其中x在0和1之间，并且沟道区中的III-V族材料包括InP。

示例16可以包括一种用于形成半导体器件的方法，所述方法包括：在衬底上方形成隔离区并在隔离区之间形成沟槽；在衬底之上形成第一缓冲层，其与衬底接触并位于沟槽内；在第一缓冲层之上形成第二缓冲层，其与第一缓冲层接触并位于沟槽内；在第二缓冲层的部分上方形成包括InP的沟道区；去除第二缓冲层在沟道区下方的部分，同时在不与沟道区重叠的区域中保留第二缓冲层；在第一缓冲层上方并且完全围绕沟道区形成高k栅极电介质层；在第一缓冲层上方形成栅极电极，其完全围绕高k栅极电介质层且完全围绕沟道区；在第二缓冲层上方形成源极区，其与第二缓冲层接触并与沟道区的第一端相邻；以及在第二缓冲层上方形成漏极区，其与第二缓冲层接触并与沟道区的与沟道区的第一端相对的第二端相邻。

示例17可以包括示例16和/或本文中的一些其他示例的方法，其中去除沟道区下方的第二缓冲层包括通过选择性蚀刻去除沟道区下方的第二缓冲层。

示例18可以包括示例16和/或本文中的一些其他示例的方法，其中第二缓冲层与隔离区的表面共面，而沟道区、源极区和漏极区位于隔离区的表面上方。

示例19可以包括示例16和/或本文中的一些其他示例的方法，其中，沟道区具有三角形形状，并且具有111晶体取向。

示例20可以包括示例16和/或本文中的一些其他示例的方法，其中第一缓冲层包括选自由砷化镓(GaAs)、多晶GaAs、InP、AlAs、GaP、AlAsSb、InAlAs或In_xGa_1-xAs组成的组中的材料，其中x在0和1之间。

示例21可以包括示例16和/或本文中的一些其他示例的方法，其中第一缓冲层包括GaAs，并且第二缓冲层包括In_xGa_1-xAs，其中x在0和1之间。

示例22可以包括一种计算设备，其包括：处理器；以及耦合到处理器的存储器件，其中存储器件或处理器包括晶体管，所述晶体管包括：隔离区，位于衬底上方以在隔离区之间形成沟槽；衬底之上的第一缓冲层，与衬底接触并位于沟槽内；沟槽内的第二缓冲层，位于第一缓冲层之上，与第一缓冲层接触；第一缓冲层上方的沟道区，位于第二缓冲层的在源极区或漏极区下方的部分上方，并且不竖直位于第二缓冲层的部分上方，其中沟道区包括III-V族材料；高k栅极电介质层，位于第一缓冲层上方并且完全围绕沟道区；栅极电极，位于第一缓冲层上方而不与第二缓冲层重叠，完全围绕高k栅极电介质层且完全围绕沟道区，第二缓冲层上方的源极区，与第二缓冲层接触，并且与沟道区的第一端相邻；以及第二缓冲层上方的漏极区，与第二缓冲层接触，并且与沟道区的与沟道区的第一端相对的第二端相邻。

示例23可以包括示例22和/或本文中的一些其他示例的计算设备，其中衬底的与第一缓冲层接触的表面是非平面表面。

示例24可以包括示例22和/或本文中的一些其他示例的计算设备，其中第一缓冲层包括GaAs，第二缓冲层包括In_xGa_1-xAs，其中x在0和1之间，并且沟道区中的III-V族材料包括InP。

示例25可以包括示例22和/或本文中的一些其他示例的计算设备，其中计算设备包括选自由可穿戴设备或移动计算设备组成的组中的设备，可穿戴设备或移动计算设备包括与处理器耦合的天线、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、盖革计数器、加速度计、陀螺仪、扬声器和相机中的一个或多个。

各种实施例可以包括上述实施例的任何适当的组合，包括以上以联合形式(和)描述的实施例的替代(或)实施例(例如，“和”可以是“和/或”)。此外，一些实施例可以包括具有存储在其上的指令的一个或多个制品(例如，非暂时性计算机可读介质)，所述指令在被执行时导致任何上述实施例的操作。而且，一些实施例可以包括具有用于执行上述实施例的各种操作的任何适当模块的装置或系统。

所示实施方式的以上描述(包括摘要中所描述的内容)并非旨在是穷举的或将本公开的实施例限于所公开的精确形式。虽然本文中出于说明性的目的描述了特定实施方式和示例，但是如相关领域的技术人员将认识到的，在本公开的范围内可以进行各种等同修改。

根据以上具体实施方式，可以对本公开的实施例进行这些修改。所附权利要求中使用的术语不应被解释为将本公开的各种实施例限制为说明书和权利要求中公开的特定实施方式。相反，范围完全由所附权利要求确定，权利要求应根据已确立的权利要求解释的原则来解释。