阅读说明：本技术 一种碳化硅mosfet功率器件及其制备方法 (Silicon carbide MOSFET power device and preparation method thereof ) 是由 王谦 柏松 杨勇 于 2019-10-22 设计创作，主要内容包括：本发明提供一种碳化硅MOSFET功率器件及其制备方法,制备方法包括：提供第一掺杂类型重掺杂的衬底,并于第一表面上形成第一掺杂类型轻掺杂的外延层；于外延层内形成阱区；于阱区内形成环绕JFET区的源区,并于环绕源区的阱区内形成接触区；于定义的JFET区进行所述第一掺杂类型的掺杂,形成JFET埋层式掺杂区；于外延层表面形成栅结构,并于所述栅结构表面沉积表面钝化层；形成与栅结构电连接的栅金属电极,于源区表面形成源金属电极,于衬底的第二表面形成漏金属电极。本发明在常规平面栅MOSFET功率器件的JFET区域进行N型离子注入后形成埋层式掺杂区,在降低JFET区电阻的同时,又可避免栅氧内电场强度提升,降低其击穿风险。(The invention provides a silicon carbide MOSFET power device and a preparation method thereof, wherein the preparation method comprises the following steps: providing a substrate with heavily doped first doping type, and forming a lightly doped epitaxial layer with the first doping type on the first surface; forming a well region in the epitaxial layer; forming a source region surrounding the JFET region in the well region, and forming a contact region in the well region surrounding the source region; doping the first doping type in the defined JFET region to form a JFET buried layer type doping region; forming a gate structure on the surface of the epitaxial layer, and depositing a surface passivation layer on the surface of the gate structure; and forming a gate metal electrode electrically connected with the gate structure, forming a source metal electrode on the surface of the source region, and forming a drain metal electrode on the second surface of the substrate. According to the invention, the buried layer type doped region is formed after N-type ion implantation is carried out on the JFET region of the conventional planar gate MOSFET power device, so that the resistance of the JFET region is reduced, the electric field intensity in the gate oxide is prevented from being improved, and the breakdown risk of the gate oxide is reduced.)

一种碳化硅MOSFET功率器件及其制备方法

技术领域

本发明属于半导体器件结构及制备技术领域，特别是涉及一种碳化硅MOSFET功率器件及其制备方法。

背景技术

随着电力电子技术朝着高能效、高功率密度、小型化方向的不断发展，对功率开关器件的功耗和开关速度提出了更高要求。SiC(碳化硅)作为第三代半导体材料，具有禁带宽度大、临界击穿电场强度高、以及高热导率等一系列优异特性，非常适合制作高温、高频和大功率电力电子器件。SiC功率开关器件可同时实现高击穿电压、低导通电阻、高开关速度以及易散热等优异性能，在高能效、高功率、高温电力电子技术中具有明显竞争力，已成为当前功率半导体技术的研究热点。尤其是SiC MOSFET，更具有禁带宽度宽、击穿电压高、导通电阻低、开关速度高、能量转换效率高、易散热以及抗辐射等Si MOSFET与IGBT无法比拟的性能优势。SiC MOSFET作为新一代备受瞩目的功率开关器件，其研究与产业化进程发展迅速。然而，与国外相比，国内SiC MOSFET功率器件研究正处于初级阶段，其产品主要来自国外进口，迫切需要加快SiC MOSFET功率器件的研发进程。

导通电阻作为功率器件最重要的性能指标之一，如何降低器件的导通电阻是一个技术难点。尤其是在平面栅型SiC MOSFET中，由于寄生JFET区的存在，会给器件带来一个JFET区电阻，从而增加器件的导通电阻。此外，由于SiC材料的介电常数将近是栅介质SiO₂材料的3倍，且SiC材料具有较高的临界击穿电场强度(3MV/cm)。因此，在器件工作在阻断状态时，会在SiO₂中引入很高的电场强度，使其击穿损坏，导致器件失效。CN201710678411.X号中国专利中公开了一种在JFET区进行盒状式重掺杂的SiC MOSFET器件及制备方法，通过JFET区重掺杂不仅可提高该区的掺杂浓度，还可以降低双侧p阱对该区的耗尽作用，从而会降低器件寄生的JFET区电阻。然而，这种结构在降低JFET区电阻的同时，也会提高器件在阻断状态时栅氧内的电场强度，增加栅氧击穿风险。

因此，提供一种能够有效降低JFET区电阻，并同时降低栅氧内电场强度的SiCMOSFET功率器件及其制备方法实属必要。

发明内容

为解决上述问题，本发明提供了提供一种碳化硅MOSFET功率器件及其制备方法，用于解决现有技术由于JFET区域电阻的存在，导致器件导通电阻较大，以及栅氧内电场强度大的问题。

为实现上述目的，本发明的技术方案如下：

一种碳化硅MOSFET功率器件的制备方法，包括以下步骤：

S1：提供第一掺杂类型重掺杂的衬底，衬底具有第一表面和第二表面，在第一表面上形成第一掺杂类型轻掺杂的外延层；

S2：在外延层内确定JFET区，在外延层内环绕JFET区的区域进行第二掺杂类型的掺杂，形成阱区；

S3：在阱区内进行第一掺杂类型的重掺杂，形成环绕JFET区的源区，并且在阱区内环绕源区的区域进行第二掺杂类型的重掺杂，形成接触区；

S4：在JFET区进行第一掺杂类型的掺杂，形成JFET埋层式掺杂区；

S5：在外延层表面形成栅结构，栅结构至少覆盖JFET埋层式掺杂区，在栅结构表面沉积表面钝化层，表面钝化层内形成有与栅结构对应的第一窗口；

S6：在源区和保护区表面形成源区姆接触金属层，在衬底的第二表面形成漏区欧姆接触金属层；

S7：在第一窗口内形成与栅结构电连接的栅金属电极，在源区表面形成源金属电极，在衬底的第二表面形成漏金属电极。

本技术方案中，优选地，当第一掺杂类型为N型时，第二掺杂类型为P型；当第一掺杂类型为P型时，第二掺杂类型为N型。

优选地，在步骤S1中，先于衬底的第一表面形成缓冲层，然后在缓冲层上形成外延层。

优选地，步骤S3中，接触区的深度大于源区的深度，接触区的深度小于阱区的深度；源区内侧壁与阱区内侧壁之间的距离为0.5～1μm。

优选地，步骤S4中，形成JFET埋层式掺杂区包括以下步骤：

S4-1：在外延层表面沉积一层注入屏蔽层；

S4-2：在注入屏蔽层表面形成注入掩膜层，通过光刻工艺刻蚀注入掩膜层以形成注入掩膜图形，并且注入掩膜图形至少覆盖阱区；

S4-3：以注入掩膜图形为注入掩膜，在JFET区进行离子注入；

S4-4：对注入的离子进行激活处理，形成JFET埋层式掺杂区。

优选地，步骤S4-1中，注入屏蔽层的厚度为30～50nm；步骤S4-3中，进行离子注入的次数为3～5次，并且分次的注入能量为150～450keV，注入剂量为3e¹¹～8e¹¹cm^-2；步骤S4-4中，激活处理的温度为1650～1750℃，激活处理的时间为20～40min。

优选地，步骤S5中，形成栅结构以及表面钝化层包括以下步骤：

S5-1：采用干式热氧化技术在外延层表面形成栅介质材料层；

S5-2：在栅介质材料层表面形成多晶硅层；

S5-3：在多晶硅层以及裸露的栅介质材料层表面形成表面钝化材料层；

S5-4：刻蚀表面钝化材料层以及栅介质材料层，暴露出至少与源区位置对应的第二窗口，并形成栅结构和表面钝化层。

优选地，一种碳化硅MOSFET功率器件，包括：

第一掺杂类型重掺杂的衬底，具有第一表面和第二表面；

第一掺杂类型轻掺杂的外延层，位于衬底的第一表面上；

第一掺杂类型掺杂的JFET埋层式掺杂区，位于外延层内；

第二掺杂类型掺杂的阱区，位于外延层内，并且环绕JFET埋层式掺杂区；

第一掺杂类型重掺杂的源区，位于阱区内，环绕JFET埋层式掺杂区；

第二掺杂类型重掺杂的接触区，位于阱区内，且环绕源区；

栅结构，位于JFET埋层式掺杂区表面；

栅极金属电极；

源金属电极；

漏金属电极；

源区欧姆接触金属层；

漏区欧姆接触金属层；

栅极金属电极与栅结构电连接，源金属电极与源区电连接，漏金属电极与衬底的第二表面电连接；

源区欧姆接触金属层位于源区和接触区的表面，并且位于源金属电极下方；漏区欧姆接触金属层位于衬底的第二表面与漏金属电极之间。

优选地，当第一掺杂类型为N型时，第二掺杂类型为P型；当第一掺杂类型为P型时，第二掺杂类型为或N型。

优选地，JFET埋层式掺杂区的深度在外延层表面以下0.2～0.3μm位置处，并且深度范围为0.3～0.5μm，JFET埋层式掺杂区的离子掺杂浓度为5e¹⁶～1e¹⁷ cm^-3。

优选地，接触区的深度大于源区的深度且小于阱区的深度；源区内侧壁与阱区内侧壁之间的距离为0.5～1μm。

优选地，碳化硅MOSFET功率器件还包括缓冲层，位于衬底与外延层之间；外延层的材料为4H-SiC，衬底的晶向偏离(11-20)方向(4±0.5)°倾角。

优选地，栅结构表面还包括表面钝化层，表面钝化层厚度为0.6～1.0μm。

有益效果

本发明对器件结构进行了优化，特别是，在常规平面栅MOSFET功率器件的JFET区域进行n型离子注入后，以形成一个埋层式重掺杂结构。该结构可提高JFET区掺杂浓度，增加JFET区域载流子浓度，增大了电流传输能力；还可降低双侧阱区对JFET区的耗尽作用，以提供更多的载流子参与导电。因此，埋层式重掺杂结构可降低SiC MOSFET器件的JFET区电阻，优选地降低器件的导通电阻。另外，埋层式重掺杂结构并未增大栅氧下方的JFET区域掺杂浓度，从而可避免栅氧内电场强度提高，进而降低栅氧击穿风险，提高栅氧可靠性。

本发明器件结构和制备工艺简单，效果显著，在新型MOSFET功率器件结构及制备方法中具有广泛的应用前景。

附图说明

下面结合附图和实施例对本发明进一步说明。

图1为本发明提供的碳化硅MOSFET功率器件制备方法的流程图。

图2～图14为本发明的碳化硅MOSFET功率器件制备中各步骤的结构示意图：

图2为本发明的碳化硅MOSFET功率器件制备中提供衬底的结构示意图；

图3为本发明的碳化硅MOSFET功率器件制备中形成外延层的结构示意图；

图4为本发明的碳化硅MOSFET功率器件制备中形成缓冲层的结构示意图；

图5为本发明的碳化硅MOSFET功率器件制备中形成阱区的结构示意图；

图6为本发明的碳化硅MOSFET功率器件制备中形成源区和接触区的结构示意图；

图7为本发明的碳化硅MOSFET功率器件制备中形成JFET埋层式掺杂区的结构示意图；

图8为本发明的碳化硅MOSFET功率器件制备中形成栅介质材料层的结构示意图；

图9为本发明的碳化硅MOSFET功率器件制备中形成多晶硅层的结构示意图；

图10为本发明的碳化硅MOSFET功率器件制备中形成表面钝化材料层的结构示意图；

图11为本发明的碳化硅MOSFET功率器件制备中形成栅结构及第二窗口的结构示意图；

图12为本发明的碳化硅MOSFET功率器件制备中形成源、漏区欧姆接触金属层的结构示意图；

图13为本发明的碳化硅MOSFET功率器件制备中形成第一窗口的结构示意图。

图14为本发明的碳化硅MOSFET功率器件制备中形成电极的结构示意图。

附图中：

101、衬底 102、缓冲层 103、外延层 104、阱区

105、源区 106、接触区 107、JFET埋层式掺杂区 108、栅介质材料层

109、多晶硅层 110、表面钝化材料层 111、栅介质层 112、表面钝化层

113、第二窗口 114、源区欧姆接触金属层 115、漏区欧姆接触金属层 116、第一窗口

117、源金属电极 118、栅极金属电极 119、漏金属电极 120、栅结构

1011、第一表面 1012、第二表面

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

实施例1：

请参阅图1至图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

如图1至图14所示，本发明提供一种碳化硅MOSFET功率器件的制备方法，包括如下步骤：

S1：提供一第一掺杂类型重掺杂的衬底，且衬底具有第一表面和第二表面，并于第一表面上形成第一掺杂类型轻掺杂的外延层；

S2：于外延层内定义JFET区，并于环绕JFET区的外延层内进行第二掺杂类型的掺杂，以形成阱区；

S3：于阱区内进行第一掺杂类型的重掺杂，以形成环绕JFET区的源区，并于环绕源区的阱区内进行第二掺杂类型的重掺杂，以形成接触区；

S4：于定义的JFET区进行第一掺杂类型的掺杂，以形成JFET埋层式掺杂区；

S5：于外延层表面形成栅结构，栅结构至少覆盖JFET埋层式掺杂区，并于栅结构表面沉积表面钝化层，表面钝化层内形成有与栅结构对应的第一窗口；

S6：于第一窗口内形成与栅结构电连接的栅金属电极，于源区表面形成源金属电极，于衬底的第二表面形成漏金属电极。

下面结合附图对本发明提供的碳化硅MOSFET功率器件的制备方法详细说明。

如图1中的S1及图2～4所示，进行步骤S1，提供一第一掺杂类型重掺杂的衬底101，且衬底101具有第一表面1011和第二表面1012，并于第一表面1011上形成第一掺杂类型轻掺杂的外延层103；

作为示例，第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂。

具体的，首先提供一半导体衬底，并对其进行第一掺杂类型的离子掺杂，第一掺杂类型可以为N型或P型，在本实施例中选择为N型，且为重掺杂，即N+型半导体衬底，并定义其具有第一表面和第二表面，在本实施例中，将上表面定义为第一表面，衬底背面定义为第二表面。另外，衬底101的材料可以为含有碳化硅(SiC)材料的半导体衬底，在本实施例中选择二者均为为4H-SiC，进一步，衬底101晶向偏离(11-20)方向(4±0.5)°倾角。

作为示例，步骤1)中，先于衬底101的第一表面1011形成缓冲层102，然后于缓冲层102上形成外延层103。

另外，在衬底101的任意表面，如本实施例中的第一表面1011上形成一层外延层103，其中，外延层103的掺杂类型选择为与衬底101的掺杂类型相同，但外延层103为轻掺杂材料层(即N-型外延层)，其材料为含有碳化硅(SiC)材料的半导体衬底，在本实施例中选择为4H-SiC。

进一步，优选地，在衬底101与外延层103之间形成一层缓冲层102，用于使衬底101和外延层103进行更好的匹配，缓冲层102的厚度为0.5～1μm，优选为0.6～0.8μm，本实施例中选择为0.7μm。

如图1中的S2及图5所示，进行步骤S2，于外延层103内定义JFET区，并于环绕JFET区的外延层103内进行第二掺杂类型的掺杂，以形成阱区104；

具体的，该步骤的目的是形成阱区104，其掺杂类型与外延层103的掺杂类型不同，在本实施例中，选择为形成P型阱区。另外，阱区104的内侧与JFET区优选为相接触，当然，在其他实施例中，二者之间也可以具有预设间距，阱区104的形状为环形，可以为圆形环或者方形环，本实施例中，选择为圆形环。

如图1中的S3及图6所示，进行步骤S3，于阱区104内进行第一掺杂类型的重掺杂，以形成环绕JFET区的源区105，并于环绕源区105的阱区104内进行第二掺杂类型的重掺杂，以形成接触区106；

作为示例，接触区106的深度大于源区105的深度且小于阱区104的深度；源区105内侧壁与阱区104内侧壁之间的距离为0.5～1μm。

具体的，在该步骤中，用于在阱区104中形成源区及接触区，其中，源区105的掺杂类型与阱区104的掺杂类型相反，本实施例中选择为N型重掺杂，接触区106与阱区的掺杂类型相同，本实施例中选择为P型重掺杂，接触区106用于形成体二极管，释放器件中的反向电流，以及释放空穴，优选地，接触区106与源区105相接触，且接触区和源区的上表面均与外延层的上表面向平齐，另外，源区105的深度为0.2～0.5μm，接触区106的深度为0.5～0.8μm，本实施例中，源区105的深度为0.3μm，接触区106的深度为0.7μm，接触区106的深度大于源区105的深度，从而可以增强器件的反向耐压能力，且在一定范围内随着接触区106的深度增大，器件耐压能力进一步提升。进一步，源区105与阱区104之间具有预设间距，作为器件的导电沟道，源区105内侧壁与阱区104内侧壁之间的距离为0.5～1μm，优选为0.6～0.8μm，本实施例中为0.7μm。

如图1中的S4及图7所示，进行步骤4)，于定义的JFET区107进行第一掺杂类型的掺杂，以形成JFET埋层式掺杂区107；

具体的，本申请中，在阱区104内的JFET区中进行与外延层相同掺杂类型的掺杂，本实施例中为N型离子注入，需要说明的是，本发明对器件结构进行了优化，特别是，在常规平面栅碳化硅MOSFET功率器件的JFET区域，进行离子注入后，形成JFET埋层式掺杂区，在降低JFET区电阻的同时，又能降低栅氧内的电场强度，避免其击穿。

作为示例，步骤S4中，形成埋层式重掺杂的JFET区107的具体步骤包括：

S4-1于外延层103表面沉积一层注入屏蔽层；

S4-2于注入屏蔽层表面形成注入掩膜层，通过光刻工艺刻蚀注入掩膜层以形成注入掩膜图形，且注入掩膜图形至少覆盖阱区；

S4-3以注入掩膜图形为注入掩膜，于定义的JFET区进行离子注入；

S4-4对注入的离子进行激活处理，以形成JFET埋层式掺杂区107。

具体的，形成JFET埋层式掺杂区107的具体步骤中，通过化学气相沉积技术(如等离子体增强化学气相沉积PECVD，或低压化学气相沉积LPCVD)在外延层103表面沉积一层注入屏蔽层，其材料包括但不限于SiO₂；其次，于注入屏蔽层表面形成注入掩膜层，在本实施例中，采用光刻胶作为注入掩膜层，即在注入屏蔽层表面涂覆光刻胶，然后对光刻胶进行曝光、显影及坚膜工艺后形成注入掩膜图形，注入掩膜图形覆盖阱区104的位置，或者延伸至阱区104的内侧；接着，以注入掩膜图形为注入掩膜进行离子注入，同时，注入屏蔽层在此作为离子注入的屏蔽层，注入屏蔽层的厚度为30～50nm，优选为36～39nm，本实施例中选择为38nm，用于降低MOSFET器件的离子沟道效应；接着，还包括在进行离子注入后，将光刻胶层以及注入屏蔽层去除的步骤；最后，对注入的离子进行高真空高温退火炉的激活处理，得到最终的与外延层掺杂类型相同的JFET埋层式掺杂区。

作为示例，步骤S4-1中，注入屏蔽层的厚度为30～50nm；步骤S4-3中，进行离子注入的次数为3～5次，且分次的注入能量为150～450keV，注入剂量为3e¹¹～8e¹¹cm^-2；步骤S4-4中，激活处理的温度为1650～1750℃，激活处理的时间为20～40min。

具体的，可以以多次离子注入的方式进行离子掺杂，注入次数依实际需求而定，其中，不同的注入次数中，每次注入能量选自150～450keV，每次注入剂量选自3e¹¹～8e¹¹cm^-2，进一步，注入能量优选为160～180keV，或者200～250keV，注入剂量优选为3e¹¹～5e¹¹cm^-2，或者注入剂量优选为为4e¹¹～5e¹¹cm^-2，本实施例中，注入次数为4次，采用第一次注入能量为420keV，注入剂量为7e¹¹ cm^-2；依此，320keV，4e¹¹ cm^-2；240keV，4e¹¹cm^-2；180keV，3e¹¹cm^-2的方式进行注入操作，激活处理采用高真空高温退火炉进行，处理温度优选为1690～1730℃，本实施例中选择为1700℃，处理时间优选为26～33min，本实施例中选择为30min。

进一步，JFET埋层式掺杂区的深度为在外延层表面以下0.2～0.4μm位置处，且深度范围为0.3～0.6μm，JFET埋层式掺杂区107的离子注入的浓度为5e¹⁶～1e¹⁷ cm^-3。具体的，JFET埋层式掺杂区的深度优选为在外延层表面以下0.25～0.35μm位置处，且深度范围优选为0.4～0.5μm。本实施例中选择JFET埋层式掺杂区的深度为外延层表面以下0.3μm位置处，且深度范围为0.4μm，JFET掺杂区的离子注入的浓度为5e¹⁶～1e¹⁷ cm^-3，优选为6e¹⁶～8e¹⁶cm^-3，本实施例中选择为7e¹⁶ cm^-3。实际上，现有技术中大部分SiC MOSFET基本停留在常规的平面栅阶段，而本申请创造性的改进了现有的器件结构，并综合考虑了掺杂浓度、掺杂范围(横向和纵向)的影响，而这些都会引起不同的器件性能，甚至会降低器件的性能，现有技术中很难寻找到合适的同时降低电阻，并降低栅氧内电场强度的器件结构。

如图1中的S5及图8～13所示，进行步骤S5，于外延层103表面形成栅结构120，栅结构120至少覆盖JFET埋层式掺杂区107，并于栅结构表面沉积表面钝化层112，表面钝化层112内形成有与栅结构120对应的第一窗口116，表面钝化层112厚度为0.8～1.5μm。

作为示例，步骤S5中，形成栅结构120以及表面钝化层112的具体步骤包括：

S5-1采用干式热氧化技术于外延层表面形成栅介质材料层108；

S5-2于栅介质材料层表面形成多晶硅层109；

S5-3于多晶硅层109以及裸露的栅介质材料层表面形成表面钝化材料层110；

S5-4刻蚀表面钝化材料层110以及栅介质材料层108，暴露出至少与源区105对应的第二窗口113，并形成栅结构120和表面钝化层112。

具体的，本申请中，采用干式热氧化技术在外延层表面形成栅介质材料层108，栅介质材料层108的材料包括但不限于二氧化硅，其厚度为50～80nm，优选为60～70nm，在本实施例中，选择为65nm。另外，采用PECVD或LPCVD技术在器件表面沉积一层SiO₂作为表面钝化层，SiO₂的厚度为0.6～1.0μm，优选为0.7～0.9μm，本实施例中选择为0.8μm，当然，表面钝化材料层的材料也可以为本领域普通技术人员熟知的其他钝化材料。进一步，刻蚀表面钝化材料层110以及栅介质材料层108后，优选地，多晶硅层109的宽度小于栅介质层111的宽度，表面钝化层112的宽度等于栅介质层111的宽度，表面钝化层112以及栅介质层111将多晶硅层109包覆，并且，在本实施例中，栅介质层111完全覆盖JFET掺杂区并延伸至阱区，与源区105靠近阱区内侧的边缘相接触，另外，第二窗口113可以与源区105对应，优选地，第二窗口113与源区和接触区对应。

作为示例，步骤S5与步骤S6之间，还包括于源区105和接触区106表面形成源区姆接触金属层114，以及于衬底101的第二表面形成漏区欧姆接触金属层115的步骤。

具体的，还包括形成源区欧姆接触金属层、漏区欧姆接触金属层的步骤，进一步，源区欧姆接触金属层114以及漏区欧姆接触金属层115均包括自下而上依次叠置的Ti层、Ni层及Au层，从而可以减小接触电阻，并优化电极的电连接特性。优选地，在表面钝化层112中形成第一窗口116的步骤在形成源区欧姆接触金属层115之后，从而可以有效的保护器件结构，保证器件的稳定性。

如图1中的S6及图14所示，进行步骤S6，于第一窗口116内形成与栅结构120电连接的栅金属电极118，于源区105表面形成源金属电极117，于衬底101的第二表面形成漏金属电极119。

具体的，在栅结构116、源区105以及衬底101的第二表面1012形成接触电极，以完成整个器件的制备，其中，优选地，源区金属电极117形成源区105和接触区106的表面，另外，栅极金属电极118、源区金属电极117以及漏区金属电极119的材料为本领域普通技术人员熟知的任意材料，在此不做具体限定。

如图14所示，本发明还提供一种SiC MOSFET功率器件，其中，SiC MOSFET功率器件为采用上述任意一种制备方法制备的到的SiC MOSFET功率器件，包括：

第一掺杂类型重掺杂的衬底101，其具有第一表面1011和第二表面1012；

第一掺杂类型轻掺杂的外延层103，位于衬底101的第一表面1011上；

第一掺杂类型掺杂的JFET埋层式掺杂区107，形成于外延层103内；

第二掺杂类型掺杂的阱区104，形成于外延层103内，且环绕JFET埋层式掺杂区107；

第一掺杂类型重掺杂的源区105，位于阱区104内，环绕JFET掺杂区107；

第二掺杂类型重掺杂的接触区106，位于阱区104内，且环绕源区105；

栅结构，位于JFET埋层式掺杂区107表面；

栅极金属电极118、源金属电极117以及漏金属电极119，栅极金属电极118与栅结构120电连接，源金属电极117至少与源区105电连接，漏金属电极119与衬底101的第二表面1012电连接。

作为示例，外延层103的材料为4H-SiC，衬底101的晶向偏离(11-20)方向(4±0.5)°倾角。

作为示例，还包括缓冲层102，位于衬底101与外延层103之间。

作为示例，第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂；接触区的深度大于源区的深度且小于阱区的深度。

具体的，首先提供一半导体衬底，并对其进行第一掺杂类型的离子掺杂，第一掺杂类型可以为N型或P型，在本实施例中选择为N型，且为重掺杂，即N+型半导体衬底，并定义其具有第一表面和第二表面，在本实施例中，将上表面定义为第一表面，衬底背面定义为第二表面。另外，衬底101的材料可以为含有碳化硅(SiC)材料的半导体衬底，在本实施例中选择二者均为为4H-SiC，进一步，衬底101晶向偏离(11-20)方向(4±0.5)°倾角。

另外，在衬底101的任意表面，如本实施例中的第一表面1011上形成一层外延层103，其中，外延层103的掺杂类型选择为与衬底101的掺杂类型相同，但外延层为轻掺杂材料层(即N-型外延层)，其材料为含有碳化硅(SiC)材料的半导体衬底，在本实施例中选择为4H-SiC。

进一步，优选地，在衬底101与外延层103之间形成一层缓冲层102，用于使衬底和外延层进行更好的匹配，缓冲层102的厚度为0.5～1μm，优选为0.6～0.8μm，本实施例中选择为0.7μm。

作为示例，栅结构120表面还包括表面钝化层112，表面钝化层112厚度为0.8～1.5μm。

具体的，表面钝化层112的材料包括但不限于SiO₂，且SiO₂的厚度为0.6～1.0μm，优选为0.7～0.9μm，本实施例中，SiO₂的厚度为0.8μm。另外，表面钝化层112上具有第一窗口116，栅极金属电极118经由第一窗口与栅结构120电连接。

作为示例，JFET埋层式掺杂区的深度为在外延层表面以下0.2～0.4μm位置处，且深度范围为0.3～0.6μm，JFET埋层式掺杂区107的离子注入的浓度为5e¹⁶～1e¹⁷ cm^-3。

具体的，JFET埋层式掺杂区的深度优选为在外延层表面以下0.25～0.35μm位置处，且深度范围优选为0.4～0.5μm。本实施例中选择JFET埋层式掺杂区的深度为外延层表面以下0.3μm位置处，且深度范围为0.4μm，JFET掺杂区的离子注入的浓度为5e¹⁶～1e¹⁷ cm^-3，优选为6e¹⁶～8e¹⁶ cm^-3，本实施例中选择为7e¹⁶ cm^-3。需要说明的是，本发明对器件结构进行了优化，特别是，在常规平面栅碳化硅MOSFET功率器件的JFET区域，进行离子注入(如N型离子注入)后，形成JFET埋层式掺杂区，在降低JFET区电阻的同时，又能降低栅氧内的电场强度，避免其击穿。

作为示例，还包括源区欧姆接触金属层114以及漏区欧姆接触金属层115，源区欧姆接触金属层115位于源区105和接触区106的表面，且位于源金属电极117下方，漏区欧姆接触金属层115位于衬底101的第二表面1012与漏金属电极119之间。

具体的，源区欧姆接触金属层114以及漏区欧姆接触金属层115均包括自下而上依次叠置的Ti层、Ni层及Au层，从而可以减小接触电阻，并优化电极的电连接特性。

作为示例，接触区106的深度大于源区105的深度且小于阱区104的深度；源区105内侧壁与阱区104内侧壁之间的距离为0.5～1μm。

具体的，源区105的掺杂类型与阱区104的掺杂类型相反，本实施例中选择为N型重掺杂，接触区106与阱区的掺杂类型相同，本实施例中选择为P型重掺杂，接触区106用于形成体二极管，释放器件中的反向电流，以及释放空穴，优选地，接触区106与源区105相接触，且保护区和源区的上表面均与外延层的上表面向平齐，另外，源区105的深度为0.2～0.5μm，接触区106的深度为0.5～0.8μm，本实施例中，源区105的深度为0.3μm，接触区106的深度为0.7μm，接触区106的深度大于源区105的深度，从而可以增强器件的反向耐压能力，且在一定范围内随着接触区106的深度增大，器件耐压能力进一步提升。进一步，源区105与阱区104之间具有预设间距，作为器件的导电沟道，源区105内侧壁与阱区104内侧壁之间的距离为0.5～1μm，优选为0.6～0.8μm，本实施例中为0.7μm。

综上，本发明提供一种碳化硅MOSFET功率器件的制备方法，包括如下步骤：S1提供第一掺杂类型重掺杂的衬底，且衬底具有第一表面和第二表面，并于第一表面上形成第一掺杂类型轻掺杂的外延层；S2于外延层内定义JFET区，并于环绕JFET区的外延层内进行第二掺杂类型的掺杂，以形成阱区；S3于阱区内进行第一掺杂类型的重掺杂，以形成环绕JFET区的源区，并于环绕源区的阱区内进行第二掺杂类型的重掺杂，以形成接触区；S4于定义的JFET区进行第一掺杂类型的掺杂，以形成JFET埋层式掺杂区；S5于外延层表面形成栅结构，栅结构至少覆盖JFET埋层式掺杂区，并于栅结构表面沉积表面钝化层，表面钝化层内形成有与栅结构对应的第一窗口；S6于第一窗口内形成与栅结构电连接的栅金属电极，于源区表面形成源金属电极，于衬底的第二表面形成漏金属电极。通过上述技术方案，本发明对器件结构进行了优化，特别是，在常规平面栅碳化硅MOSFET功率器件的JFET区域，进行离子注入(如N型离子注入)后，形成JFET埋层式掺杂区，在降低JFET区电阻的同时，又能降低栅氧内的电场强度，避免其击穿；本发明器件结构和制备工艺简单，效果显著，在新型碳化硅MOSFET功率器件结构及制备方法中具有广泛的应用前景。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

实施例2：

请参阅图1至图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

如图1至图14所示，本发明提供一种碳化硅MOSFET功率器件的制备方法，包括如下步骤：

S1：提供一第一掺杂类型重掺杂的衬底，且衬底具有第一表面和第二表面，并于第一表面上形成第一掺杂类型轻掺杂的外延层；

S2：于外延层内定义JFET区，并于环绕JFET区的外延层内进行第二掺杂类型的掺杂，以形成阱区；

S3：于阱区内进行第一掺杂类型的重掺杂，以形成环绕JFET区的源区，并于环绕源区的阱区内进行第二掺杂类型的重掺杂，以形成接触区；

S4：于定义的JFET区进行第一掺杂类型的掺杂，以形成JFET埋层式掺杂区；

S5：于外延层表面形成栅结构，栅结构至少覆盖JFET埋层式掺杂区，并于栅结构表面沉积表面钝化层，表面钝化层内形成有与栅结构对应的第一窗口；

S6：于第一窗口内形成与栅结构电连接的栅金属电极，于源区表面形成源金属电极，于衬底的第二表面形成漏金属电极。

下面结合附图对本发明提供的碳化硅MOSFET功率器件的制备方法详细说明。

如图1中的S1及图2～4所示，进行步骤S1，提供一第一掺杂类型重掺杂的衬底101，且衬底101具有第一表面1011和第二表面1012，并于第一表面1011上形成第一掺杂类型轻掺杂的外延层103；

作为示例，第一掺杂类型为P型掺杂，第二掺杂类型为N型掺杂。

具体的，首先提供一半导体衬底，并对其进行第一掺杂类型的离子掺杂，第一掺杂类型可以为N型或P型，在本实施例中选择为P型，且为重掺杂，即P+型半导体衬底，并定义其具有第一表面和第二表面，在本实施例中，将上表面定义为第一表面，衬底背面定义为第二表面。另外，衬底101的材料可以为含有碳化硅(SiC)材料的半导体衬底，在本实施例中选择二者均为为4H-SiC，进一步，衬底101晶向偏离(11-20)方向(4±0.5)°倾角。

作为示例，步骤1)中，先于衬底101的第一表面1011形成缓冲层102，然后于缓冲层102上形成外延层103。

另外，在衬底101的任意表面，如本实施例中的第一表面1011上形成一层外延层103，其中，外延层103的掺杂类型选择为与衬底101的掺杂类型相同，但外延层103为轻掺杂材料层(即N-型外延层)，其材料为含有碳化硅(SiC)材料的半导体衬底，在本实施例中选择为4H-SiC。

进一步，优选地，在衬底101与外延层103之间形成一层缓冲层102，用于使衬底101和外延层103进行更好的匹配，缓冲层102的厚度为0.5～1μm，优选为0.6～0.8μm，本实施例中选择为0.6μm。

如图1中的S2及图5所示，进行步骤S2，于外延层103内定义JFET区，并于环绕JFET区的外延层103内进行第二掺杂类型的掺杂，以形成阱区104；

具体的，该步骤的目的是形成阱区104，其掺杂类型与外延层103的掺杂类型不同，在本实施例中，选择为形成N型阱区。另外，阱区104的内侧与JFET区优选为相接触，当然，在其他实施例中，二者之间也可以具有预设间距，阱区104的形状为环形，可以为圆形环或者方形环，本实施例中，选择为方形环。

如图1中的S3及图6所示，进行步骤S3，于阱区104内进行第一掺杂类型的重掺杂，以形成环绕JFET区的源区105，并于环绕源区105的阱区104内进行第二掺杂类型的重掺杂，以形成接触区106；

作为示例，接触区106的深度大于源区105的深度且小于阱区104的深度；源区105内侧壁与阱区104内侧壁之间的距离为0.5～1μm。

具体的，在该步骤中，用于在阱区104中形成源区及接触区，其中，源区105的掺杂类型与阱区104的掺杂类型相反，本实施例中选择为P型重掺杂，接触区106与阱区的掺杂类型相同，本实施例中选择为N型重掺杂，接触区106用于形成体二极管，释放器件中的反向电流，以及释放空穴，优选地，接触区106与源区105相接触，且接触区和源区的上表面均与外延层的上表面向平齐，另外，源区105的深度为0.2～0.5μm，接触区106的深度为0.5～0.8μm，本实施例中，源区105的深度为0.2μm，接触区106的深度为0.5μm，接触区106的深度大于源区105的深度，从而可以增强器件的反向耐压能力，且在一定范围内随着接触区106的深度增大，器件耐压能力进一步提升。进一步，源区105与阱区104之间具有预设间距，作为器件的导电沟道，源区105内侧壁与阱区104内侧壁之间的距离为0.5～1μm，优选为0.6～0.8μm，本实施例中为0.6μm。

如图1中的S4及图7所示，进行步骤4)，于定义的JFET区107进行第一掺杂类型的掺杂，以形成JFET埋层式掺杂区107；

具体的，本申请中，在阱区104内的JFET区中进行与外延层相同掺杂类型的掺杂，本实施例中为P型离子注入，需要说明的是，本发明对器件结构进行了优化，特别是，在常规平面栅碳化硅MOSFET功率器件的JFET区域，进行离子注入后，形成JFET埋层式掺杂区，在降低JFET区电阻的同时，又能降低栅氧内的电场强度，避免其击穿。

作为示例，步骤S4中，形成埋层式重掺杂的JFET区107的具体步骤包括：

S4-1于外延层103表面沉积一层注入屏蔽层；

S4-2于注入屏蔽层表面形成注入掩膜层，通过光刻工艺刻蚀注入掩膜层以形成注入掩膜图形，且注入掩膜图形至少覆盖阱区；

S4-3以注入掩膜图形为注入掩膜，于定义的JFET区进行离子注入；

S4-4对注入的离子进行激活处理，以形成JFET埋层式掺杂区107。

具体的，形成JFET埋层式掺杂区107的具体步骤中，通过化学气相沉积技术(如等离子体增强化学气相沉积PECVD，或低压化学气相沉积LPCVD)在外延层103表面沉积一层注入屏蔽层，其材料包括但不限于SiO₂；其次，于注入屏蔽层表面形成注入掩膜层，在本实施例中，采用光刻胶作为注入掩膜层，即在注入屏蔽层表面涂覆光刻胶，然后对光刻胶进行曝光、显影及坚膜工艺后形成注入掩膜图形，注入掩膜图形覆盖阱区104的位置，或者延伸至阱区104的内侧；接着，以注入掩膜图形为注入掩膜进行离子注入，同时，注入屏蔽层在此作为离子注入的屏蔽层，注入屏蔽层的厚度为30～50nm，优选为36～39nm，本实施例中选择为39nm，用于降低MOSFET器件的离子沟道效应；接着，还包括在进行离子注入后，将光刻胶层以及注入屏蔽层去除的步骤；最后，对注入的离子进行高真空高温退火炉的激活处理，得到最终的与外延层掺杂类型相同的JFET埋层式掺杂区。

作为示例，步骤S4-1中，注入屏蔽层的厚度为30～50nm；步骤S4-3中，进行离子注入的次数为3～5次，且分次的注入能量为150～450keV，注入剂量为3e¹¹～8e¹¹cm^-2；步骤S4-4中，激活处理的温度为1650～1750℃，激活处理的时间为20～40min。

具体的，可以以多次离子注入的方式进行离子掺杂，注入次数依实际需求而定，其中，不同的注入次数中，每次注入能量选自150～450keV，每次注入剂量选自3e¹¹～8e¹¹cm^-2，进一步，注入能量优选为160～180keV，或者200～250keV，注入剂量优选为3e¹¹～5e¹¹cm^-2，或者注入剂量优选为为4e¹¹～5e¹¹cm^-2，本实施例中，注入次数为5次，采用第一次注入能量为500keV，注入剂量为9e¹¹ cm^-2；410keV，7e¹¹ cm^-2；此，350keV，6e¹¹ cm^-2；260keV，6e¹¹cm^-2；160keV，2e¹¹ cm^-2的方式进行注入操作，激活处理采用高真空高温退火炉进行，处理温度优选为1690～1730℃，本实施例中选择为1700℃，处理时间优选为26～33min，本实施例中选择为30min。

进一步，JFET埋层式掺杂区的深度为在外延层表面以下0.2～0.4μm位置处，且深度范围为0.3～0.6μm，JFET埋层式掺杂区107的离子注入的浓度为5e¹⁶～1e¹⁷ cm^-3。具体的，JFET埋层式掺杂区的深度优选为在外延层表面以下0.25～0.35μm位置处，且深度范围优选为0.4～0.5μm。本实施例中选择JFET埋层式掺杂区的深度为外延层表面以下0.2μm位置处，且深度范围为0.3μm，JFET掺杂区的离子注入的浓度为5e¹⁶～1e¹⁷ cm^-3，优选为6e¹⁶～8e¹⁶cm^-3，本实施例中选择为8e¹⁶ cm^-3。实际上，现有技术中大部分SiC MOSFET基本停留在常规的平面栅阶段，而本申请创造性的改进了现有的器件结构，并综合考虑了掺杂浓度、掺杂范围(横向和纵向)的影响，而这些都会引起不同的器件性能，甚至会降低器件的性能，现有技术中很难寻找到合适的同时降低电阻，并降低栅氧内电场强度的器件结构。

如图1中的S5及图8～13所示，进行步骤S5，于外延层103表面形成栅结构120，栅结构120至少覆盖JFET埋层式掺杂区107，并于栅结构表面沉积表面钝化层112，表面钝化层112内形成有与栅结构120对应的第一窗口116，表面钝化层112厚度为0.8～1.5μm。

作为示例，步骤S5中，形成栅结构120以及表面钝化层112的具体步骤包括：

S5-1采用干式热氧化技术于外延层表面形成栅介质材料层108；

S5-2于栅介质材料层表面形成多晶硅层109；

S5-3于多晶硅层109以及裸露的栅介质材料层表面形成表面钝化材料层110；

S5-4刻蚀表面钝化材料层110以及栅介质材料层108，暴露出至少与源区105对应的第二窗口113，并形成栅结构120和表面钝化层112。

具体的，本申请中，采用干式热氧化技术在外延层表面形成栅介质材料层108，栅介质材料层108的材料包括但不限于二氧化硅，其厚度为50～80nm，优选为60～70nm，在本实施例中，选择为60nm。另外，采用PECVD或LPCVD技术在器件表面沉积一层SiO₂作为表面钝化层，SiO₂的厚度为0.6～1.0μm，优选为0.7～0.9μm，本实施例中选择为0.7μm。当然，表面钝化材料层的材料也可以为本领域普通技术人员熟知的其他钝化材料。进一步，刻蚀表面钝化材料层110以及栅介质材料层108后，优选地，多晶硅层109的宽度小于栅介质层111的宽度，表面钝化层112的宽度等于栅介质层111的宽度，表面钝化层112以及栅介质层111将多晶硅层109包覆，并且，在本实施例中，栅介质层111完全覆盖JFET掺杂区并延伸至阱区，与源区105靠近阱区内侧的边缘相接触，另外，第二窗口113可以与源区105对应，优选地，第二窗口113与源区和接触区对应。

作为示例，步骤S5与步骤S6之间，还包括于源区105和接触区106表面形成源区姆接触金属层114，以及于衬底101的第二表面形成漏区欧姆接触金属层115的步骤。

具体的，还包括形成源区欧姆接触金属层、漏区欧姆接触金属层的步骤，进一步，源区欧姆接触金属层114以及漏区欧姆接触金属层115均包括自下而上依次叠置的Ti层、Ni层及Au层，从而可以减小接触电阻，并优化电极的电连接特性。优选地，在表面钝化层112中形成第一窗口116的步骤在形成源区欧姆接触金属层115之后，从而可以有效的保护器件结构，保证器件的稳定性。

如图1中的S6及图14所示，进行步骤S6，于第一窗口116内形成与栅结构120电连接的栅金属电极118，于源区105表面形成源金属电极117，于衬底101的第二表面形成漏金属电极119。

具体的，在栅结构116、源区105以及衬底101的第二表面1012形成接触电极，以完成整个器件的制备，其中，优选地，源区金属电极117形成源区105和接触区106的表面，另外，栅极金属电极118、源区金属电极117以及漏区金属电极119的材料为本领域普通技术人员熟知的任意材料，在此不做具体限定。

如图14所示，本发明还提供一种SiC MOSFET功率器件，其中，SiC MOSFET功率器件为采用上述任意一种制备方法制备的到的SiC MOSFET功率器件，包括：

第一掺杂类型重掺杂的衬底101，其具有第一表面1011和第二表面1012；

第一掺杂类型轻掺杂的外延层103，位于衬底101的第一表面1011上；

第一掺杂类型掺杂的JFET埋层式掺杂区107，形成于外延层103内；

第二掺杂类型掺杂的阱区104，形成于外延层103内，且环绕JFET埋层式掺杂区107；

第一掺杂类型重掺杂的源区105，位于阱区104内，环绕JFET掺杂区107；

第二掺杂类型重掺杂的接触区106，位于阱区104内，且环绕源区105；

栅结构，位于JFET埋层式掺杂区107表面；

栅极金属电极118、源金属电极117以及漏金属电极119，栅极金属电极118与栅结构120电连接，源金属电极117至少与源区105电连接，漏金属电极119与衬底101的第二表面1012电连接。

作为示例，外延层103的材料为4H-SiC，衬底101的晶向偏离(11-20)方向(4±0.5)°倾角。

作为示例，还包括缓冲层102，位于衬底101与外延层103之间。

作为示例，第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂；接触区的深度大于源区的深度且小于阱区的深度。

具体的，首先提供一半导体衬底，并对其进行第一掺杂类型的离子掺杂，第一掺杂类型可以为N型或P型，在本实施例中选择为P型，且为重掺杂，即P+型半导体衬底，并定义其具有第一表面和第二表面，在本实施例中，将上表面定义为第一表面，衬底背面定义为第二表面。另外，衬底101的材料可以为含有碳化硅(SiC)材料的半导体衬底，在本实施例中选择二者均为为4H-SiC，进一步，衬底101晶向偏离(11-20)方向(4±0.5)°倾角。

另外，在衬底101的任意表面，如本实施例中的第一表面1011上形成一层外延层103，其中，外延层103的掺杂类型选择为与衬底101的掺杂类型相同，但外延层为轻掺杂材料层(即P-型外延层)，其材料为含有碳化硅(SiC)材料的半导体衬底，在本实施例中选择为4H-SiC。

进一步，优选地，在衬底101与外延层103之间形成一层缓冲层102，用于使衬底和外延层进行更好的匹配，缓冲层102的厚度为0.5～1μm，优选为0.6～0.8μm，本实施例中选择为0.6μm。

作为示例，栅结构120表面还包括表面钝化层112，表面钝化层112厚度为0.8～1.5μm。

具体的，表面钝化层112的材料包括但不限于SiO₂，且SiO₂的厚度为0.6～1.0μm，优选为0.7～0.9μm，本实施例中，SiO₂的厚度为0.7μm。另外，表面钝化层112上具有第一窗口116，栅极金属电极118经由第一窗口与栅结构120电连接。

作为示例，JFET埋层式掺杂区的深度为在外延层表面以下0.2～0.4μm位置处，且深度范围为0.3～0.6μm，JFET埋层式掺杂区107的离子注入的浓度为5e¹⁶～1e¹⁷ cm^-3。

具体的，JFET埋层式掺杂区的深度优选为在外延层表面以下0.25～0.35μm位置处，且深度范围优选为0.4～0.5μm。本实施例中选择JFET埋层式掺杂区的深度为外延层表面以下0.2μm位置处，且深度范围为0.3μm，JFET掺杂区的离子注入的浓度为5e¹⁶～1e¹⁷ cm^-3，优选为6e¹⁶～8e¹⁶ cm^-3，本实施例中选择为8e¹⁶ cm^-3。需要说明的是，本发明对器件结构进行了优化，特别是，在常规平面栅碳化硅MOSFET功率器件的JFET区域，进行离子注入(如N型离子注入)后，形成JFET埋层式掺杂区，在降低JFET区电阻的同时，又能降低栅氧内的电场强度，避免其击穿。

作为示例，还包括源区欧姆接触金属层114以及漏区欧姆接触金属层115，源区欧姆接触金属层115位于源区105和接触区106的表面，且位于源金属电极117下方，漏区欧姆接触金属层115位于衬底101的第二表面1012与漏金属电极119之间。

具体的，源区欧姆接触金属层114以及漏区欧姆接触金属层115均包括自下而上依次叠置的Ti层、Ni层及Au层，从而可以减小接触电阻，并优化电极的电连接特性。

作为示例，接触区106的深度大于源区105的深度且小于阱区104的深度；源区105内侧壁与阱区104内侧壁之间的距离为0.5～1μm。

具体的，源区105的掺杂类型与阱区104的掺杂类型相反，本实施例中选择为P型重掺杂，接触区106与阱区的掺杂类型相同，本实施例中选择为N型重掺杂，接触区106用于形成体二极管，释放器件中的反向电流，以及释放空穴，优选地，接触区106与源区105相接触，且保护区和源区的上表面均与外延层的上表面向平齐，另外，源区105的深度为0.2～0.5μm，接触区106的深度为0.5～0.8μm，本实施例中，源区105的深度为0.2μm，接触区106的深度为0.5μm，接触区106的深度大于源区105的深度，从而可以增强器件的反向耐压能力，且在一定范围内随着接触区106的深度增大，器件耐压能力进一步提升。进一步，源区105与阱区104之间具有预设间距，作为器件的导电沟道，源区105内侧壁与阱区104内侧壁之间的距离为0.5～1μm，优选为0.6～0.8μm，本实施例中为0.6μm。

综上，本发明提供一种碳化硅MOSFET功率器件的制备方法，包括如下步骤：S1提供第一掺杂类型重掺杂的衬底，且衬底具有第一表面和第二表面，并于第一表面上形成第一掺杂类型轻掺杂的外延层；S2于外延层内定义JFET区，并于环绕JFET区的外延层内进行第二掺杂类型的掺杂，以形成阱区；S3于阱区内进行第一掺杂类型的重掺杂，以形成环绕JFET区的源区，并于环绕源区的阱区内进行第二掺杂类型的重掺杂，以形成接触区；S4于定义的JFET区进行第一掺杂类型的掺杂，以形成JFET埋层式掺杂区；S5于外延层表面形成栅结构，栅结构至少覆盖JFET埋层式掺杂区，并于栅结构表面沉积表面钝化层，表面钝化层内形成有与栅结构对应的第一窗口；S6于第一窗口内形成与栅结构电连接的栅金属电极，于源区表面形成源金属电极，于衬底的第二表面形成漏金属电极。通过上述技术方案，本发明对器件结构进行了优化，特别是，在常规平面栅碳化硅MOSFET功率器件的JFET区域，进行离子注入(如N型离子注入)后，形成JFET埋层式掺杂区，在降低JFET区电阻的同时，又能降低栅氧内的电场强度，避免其击穿；本发明器件结构和制备工艺简单，效果显著，在新型碳化硅MOSFET功率器件结构及制备方法中具有广泛的应用前景。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

实施例3：

请参阅图1至图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

如图1至图14所示，本发明提供一种碳化硅MOSFET功率器件的制备方法，包括如下步骤：

S1：提供一第一掺杂类型重掺杂的衬底，且衬底具有第一表面和第二表面，并于第一表面上形成第一掺杂类型轻掺杂的外延层；

S2：于外延层内定义JFET区，并于环绕JFET区的外延层内进行第二掺杂类型的掺杂，以形成阱区；

S3：于阱区内进行第一掺杂类型的重掺杂，以形成环绕JFET区的源区，并于环绕源区的阱区内进行第二掺杂类型的重掺杂，以形成接触区；

S4：于定义的JFET区进行第一掺杂类型的掺杂，以形成JFET埋层式掺杂区；

S5：于外延层表面形成栅结构，栅结构至少覆盖JFET埋层式掺杂区，并于栅结构表面沉积表面钝化层，表面钝化层内形成有与栅结构对应的第一窗口；

S6：于第一窗口内形成与栅结构电连接的栅金属电极，于源区表面形成源金属电极，于衬底的第二表面形成漏金属电极。

下面结合附图对本发明提供的碳化硅MOSFET功率器件的制备方法详细说明。

如图1中的S1及图2～4所示，进行步骤S1，提供一第一掺杂类型重掺杂的衬底101，且衬底101具有第一表面1011和第二表面1012，并于第一表面1011上形成第一掺杂类型轻掺杂的外延层103；

作为示例，第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂。

具体的，首先提供一半导体衬底，并对其进行第一掺杂类型的离子掺杂，第一掺杂类型可以为N型或P型，在本实施例中选择为N型，且为重掺杂，即N+型半导体衬底，并定义其具有第一表面和第二表面，在本实施例中，将上表面定义为第一表面，衬底背面定义为第二表面。另外，衬底101的材料可以为含有碳化硅(SiC)材料的半导体衬底，在本实施例中选择二者均为为4H-SiC，进一步，衬底101晶向偏离(11-20)方向(4±0.5)°倾角。

作为示例，步骤1)中，先于衬底101的第一表面1011形成缓冲层102，然后于缓冲层102上形成外延层103。

另外，在衬底101的任意表面，如本实施例中的第一表面1011上形成一层外延层103，其中，外延层103的掺杂类型选择为与衬底101的掺杂类型相同，但外延层103为轻掺杂材料层(即N-型外延层)，其材料为含有碳化硅(SiC)材料的半导体衬底，在本实施例中选择为4H-SiC。

进一步，优选地，在衬底101与外延层103之间形成一层缓冲层102，用于使衬底101和外延层103进行更好的匹配，缓冲层102的厚度为0.5～1μm，优选为0.6～0.8μm，本实施例中选择为0.8μm。

如图1中的S2及图5所示，进行步骤S2，于外延层103内定义JFET区，并于环绕JFET区的外延层103内进行第二掺杂类型的掺杂，以形成阱区104；

具体的，该步骤的目的是形成阱区104，其掺杂类型与外延层103的掺杂类型不同，在本实施例中，选择为形成P型阱区。另外，阱区104的内侧与JFET区优选为相接触，当然，在其他实施例中，二者之间也可以具有预设间距，阱区104的形状为环形，可以为圆形环或者方形环，本实施例中，选择为圆形环。

如图1中的S3及图6所示，进行步骤S3，于阱区104内进行第一掺杂类型的重掺杂，以形成环绕JFET区的源区105，并于环绕源区105的阱区104内进行第二掺杂类型的重掺杂，以形成接触区106；

作为示例，接触区106的深度大于源区105的深度且小于阱区104的深度；源区105内侧壁与阱区104内侧壁之间的距离为0.5～1μm。

具体的，在该步骤中，用于在阱区104中形成源区及接触区，其中，源区105的掺杂类型与阱区104的掺杂类型相反，本实施例中选择为N型重掺杂，接触区106与阱区的掺杂类型相同，本实施例中选择为P型重掺杂，接触区106用于形成体二极管，释放器件中的反向电流，以及释放空穴，优选地，接触区106与源区105相接触，且接触区和源区的上表面均与外延层的上表面向平齐，另外，源区105的深度为0.2～0.5μm，接触区106的深度为0.5～0.8μm，本实施例中，源区105的深度为0.5μm，接触区106的深度为0.8μm，接触区106的深度大于源区105的深度，从而可以增强器件的反向耐压能力，且在一定范围内随着接触区106的深度增大，器件耐压能力进一步提升。进一步，源区105与阱区104之间具有预设间距，作为器件的导电沟道，源区105内侧壁与阱区104内侧壁之间的距离为0.5～1μm，优选为0.6～0.8μm，本实施例中为0.7μm。

如图1中的S4及图7所示，进行步骤4)，于定义的JFET区107进行第一掺杂类型的掺杂，以形成JFET埋层式掺杂区107；

具体的，本申请中，在阱区104内的JFET区中进行与外延层相同掺杂类型的掺杂，本实施例中为N型离子注入，需要说明的是，本发明对器件结构进行了优化，特别是，在常规平面栅碳化硅MOSFET功率器件的JFET区域，进行离子注入后，形成JFET埋层式掺杂区，在降低JFET区电阻的同时，又能降低栅氧内的电场强度，避免其击穿。

作为示例，步骤S4中，形成埋层式重掺杂的JFET区107的具体步骤包括：

S4-1于外延层103表面沉积一层注入屏蔽层；

S4-2于注入屏蔽层表面形成注入掩膜层，通过光刻工艺刻蚀注入掩膜层以形成注入掩膜图形，且注入掩膜图形至少覆盖阱区；

S4-3以注入掩膜图形为注入掩膜，于定义的JFET区进行离子注入；

S4-4对注入的离子进行激活处理，以形成JFET埋层式掺杂区107。

具体的，形成JFET埋层式掺杂区107的具体步骤中，通过化学气相沉积技术(如等离子体增强化学气相沉积PECVD，或低压化学气相沉积LPCVD)在外延层103表面沉积一层注入屏蔽层，其材料包括但不限于SiO₂；其次，于注入屏蔽层表面形成注入掩膜层，在本实施例中，采用光刻胶作为注入掩膜层，即在注入屏蔽层表面涂覆光刻胶，然后对光刻胶进行曝光、显影及坚膜工艺后形成注入掩膜图形，注入掩膜图形覆盖阱区104的位置，或者延伸至阱区104的内侧；接着，以注入掩膜图形为注入掩膜进行离子注入，同时，注入屏蔽层在此作为离子注入的屏蔽层，注入屏蔽层的厚度为30～50nm，优选为36～39nm，本实施例中选择为36nm，用于降低MOSFET器件的离子沟道效应；接着，还包括在进行离子注入后，将光刻胶层以及注入屏蔽层去除的步骤；最后，对注入的离子进行高真空高温退火炉的激活处理，得到最终的与外延层掺杂类型相同的JFET埋层式掺杂区。

作为示例，步骤S4-1中，注入屏蔽层的厚度为30～50nm；步骤S4-3中，进行离子注入的次数为3～5次，且分次的注入能量为150～450keV，注入剂量为3e¹¹～8e¹¹cm^-2；步骤S4-4中，激活处理的温度为1650～1750℃，激活处理的时间为20～40min。

具体的，可以以多次离子注入的方式进行离子掺杂，注入次数依实际需求而定，其中，不同的注入次数中，每次注入能量选自150～450keV，每次注入剂量选自3e¹¹～8e¹¹cm^-2，进一步，注入能量优选为160～180keV，或者200～250keV，注入剂量优选为3e¹¹～5e¹¹cm^-2，或者注入剂量优选为为4e¹¹～5e¹¹cm^-2，本实施例中，注入次数为3次，采用第一次注入能量为400keV，注入剂量为8e¹¹ cm^-2；依此，300keV，5e¹¹ cm^-2；190keV，5e¹¹cm^-2的方式进行注入操作，激活处理采用高真空高温退火炉进行，处理温度优选为1690～1730℃，本实施例中选择为1700℃，处理时间优选为26～33min，本实施例中选择为30min。

进一步，JFET埋层式掺杂区的深度为在外延层表面以下0.2～0.4μm位置处，且深度范围为0.3～0.6μm，JFET埋层式掺杂区107的离子注入的浓度为5e¹⁶～1e¹⁷ cm^-3。具体的，JFET埋层式掺杂区的深度优选为在外延层表面以下0.25～0.35μm位置处，且深度范围优选为0.4～0.5μm。本实施例中选择JFET埋层式掺杂区的深度为外延层表面以下0.4μm位置处，且深度范围为0.6μm，JFET掺杂区的离子注入的浓度为5e¹⁶～1e¹⁷ cm^-3，优选为6e¹⁶～8e¹⁶cm^-3，本实施例中选择为6e¹⁶ cm^-3。实际上，现有技术中大部分SiC MOSFET基本停留在常规的平面栅阶段，而本申请创造性的改进了现有的器件结构，并综合考虑了掺杂浓度、掺杂范围(横向和纵向)的影响，而这些都会引起不同的器件性能，甚至会降低器件的性能，现有技术中很难寻找到合适的同时降低电阻，并降低栅氧内电场强度的器件结构。

如图1中的S5及图8～13所示，进行步骤S5，于外延层103表面形成栅结构120，栅结构120至少覆盖JFET埋层式掺杂区107，并于栅结构表面沉积表面钝化层112，表面钝化层112内形成有与栅结构120对应的第一窗口116，表面钝化层112厚度为0.8～1.5μm。

作为示例，步骤S5中，形成栅结构120以及表面钝化层112的具体步骤包括：

S5-1采用干式热氧化技术于外延层表面形成栅介质材料层108；

S5-2于栅介质材料层表面形成多晶硅层109；

S5-3于多晶硅层109以及裸露的栅介质材料层表面形成表面钝化材料层110；

S5-4刻蚀表面钝化材料层110以及栅介质材料层108，暴露出至少与源区105对应的第二窗口113，并形成栅结构120和表面钝化层112。

具体的，本申请中，采用干式热氧化技术在外延层表面形成栅介质材料层108，栅介质材料层108的材料包括但不限于二氧化硅，其厚度为50～80nm，优选为60～70nm，在本实施例中，选择为70nm。另外，采用PECVD或LPCVD技术在器件表面沉积一层SiO₂作为表面钝化层，SiO₂的厚度为0.6～1.0μm，优选为0.7～0.9μm，本实施例中选择为0.9μm。当然，表面钝化材料层的材料也可以为本领域普通技术人员熟知的其他钝化材料。进一步，刻蚀表面钝化材料层110以及栅介质材料层108后，优选地，多晶硅层109的宽度小于栅介质层111的宽度，表面钝化层112的宽度等于栅介质层111的宽度，表面钝化层112以及栅介质层111将多晶硅层109包覆，并且，在本实施例中，栅介质层111完全覆盖JFET掺杂区并延伸至阱区，与源区105靠近阱区内侧的边缘相接触，另外，第二窗口113可以与源区105对应，优选地，第二窗口113与源区和接触区对应。

作为示例，步骤S5与步骤S6之间，还包括于源区105和接触区106表面形成源区姆接触金属层114，以及于衬底101的第二表面形成漏区欧姆接触金属层115的步骤。

具体的，还包括形成源区欧姆接触金属层、漏区欧姆接触金属层的步骤，进一步，源区欧姆接触金属层114以及漏区欧姆接触金属层115均包括自下而上依次叠置的Ti层、Ni层及Au层，从而可以减小接触电阻，并优化电极的电连接特性。优选地，在表面钝化层112中形成第一窗口116的步骤在形成源区欧姆接触金属层115之后，从而可以有效的保护器件结构，保证器件的稳定性。

如图1中的S6及图14所示，进行步骤S6，于第一窗口116内形成与栅结构120电连接的栅金属电极118，于源区105表面形成源金属电极117，于衬底101的第二表面形成漏金属电极119。

具体的，在栅结构116、源区105以及衬底101的第二表面1012形成接触电极，以完成整个器件的制备，其中，优选地，源区金属电极117形成源区105和接触区106的表面，另外，栅极金属电极118、源区金属电极117以及漏区金属电极119的材料为本领域普通技术人员熟知的任意材料，在此不做具体限定。

如图14所示，本发明还提供一种SiC MOSFET功率器件，其中，SiC MOSFET功率器件为采用上述任意一种制备方法制备的到的SiC MOSFET功率器件，包括：

第一掺杂类型重掺杂的衬底101，其具有第一表面1011和第二表面1012；

第一掺杂类型轻掺杂的外延层103，位于衬底101的第一表面1011上；

第一掺杂类型掺杂的JFET埋层式掺杂区107，形成于外延层103内；

第二掺杂类型掺杂的阱区104，形成于外延层103内，且环绕JFET埋层式掺杂区107；

第一掺杂类型重掺杂的源区105，位于阱区104内，环绕JFET掺杂区107；

第二掺杂类型重掺杂的接触区106，位于阱区104内，且环绕源区105；

栅结构，位于JFET埋层式掺杂区107表面；

栅极金属电极118、源金属电极117以及漏金属电极119，栅极金属电极118与栅结构120电连接，源金属电极117至少与源区105电连接，漏金属电极119与衬底101的第二表面1012电连接。

作为示例，外延层103的材料为4H-SiC，衬底101的晶向偏离(11-20)方向(4±0.5)°倾角。

作为示例，还包括缓冲层102，位于衬底101与外延层103之间。

作为示例，第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂；接触区的深度大于源区的深度且小于阱区的深度。

具体的，首先提供一半导体衬底，并对其进行第一掺杂类型的离子掺杂，第一掺杂类型可以为N型或P型，在本实施例中选择为N型，且为重掺杂，即N+型半导体衬底，并定义其具有第一表面和第二表面，在本实施例中，将上表面定义为第一表面，衬底背面定义为第二表面。另外，衬底101的材料可以为含有碳化硅(SiC)材料的半导体衬底，在本实施例中选择二者均为为4H-SiC，进一步，衬底101晶向偏离(11-20)方向(4±0.5)°倾角。

另外，在衬底101的任意表面，如本实施例中的第一表面1011上形成一层外延层103，其中，外延层103的掺杂类型选择为与衬底101的掺杂类型相同，但外延层为轻掺杂材料层(即N-型外延层)，其材料为含有碳化硅(SiC)材料的半导体衬底，在本实施例中选择为4H-SiC。

进一步，优选地，在衬底101与外延层103之间形成一层缓冲层102，用于使衬底和外延层进行更好的匹配，缓冲层102的厚度为0.5～1μm，优选为0.6～0.8μm，本实施例中选择为0.8μm。

作为示例，栅结构120表面还包括表面钝化层112，表面钝化层112厚度为0.8～1.5μm。

具体的，表面钝化层112的材料包括但不限于SiO₂，且SiO₂的厚度为0.6～1.0μm，优选为0.7～0.9μm，本实施例中，SiO₂的厚度为0.9μm。另外，表面钝化层112上具有第一窗口116，栅极金属电极118经由第一窗口与栅结构120电连接。

作为示例，JFET埋层式掺杂区的深度为在外延层表面以下0.2～0.4μm位置处，且深度范围为0.3～0.6μm，JFET埋层式掺杂区107的离子注入的浓度为5e¹⁶～1e¹⁷ cm^-3。

具体的，JFET埋层式掺杂区的深度优选为在外延层表面以下0.25～0.35μm位置处，且深度范围优选为0.4～0.5μm。本实施例中选择JFET埋层式掺杂区的深度为外延层表面以下0.4μm位置处，且深度范围为0.6μm，JFET掺杂区的离子注入的浓度为5e¹⁶～1e¹⁷ cm^-3，优选为6e¹⁶～8e¹⁶ cm^-3，本实施例中选择为6e¹⁶ cm^-3。需要说明的是，本发明对器件结构进行了优化，特别是，在常规平面栅碳化硅MOSFET功率器件的JFET区域，进行离子注入(如N型离子注入)后，形成JFET埋层式掺杂区，在降低JFET区电阻的同时，又能降低栅氧内的电场强度，避免其击穿。

作为示例，还包括源区欧姆接触金属层114以及漏区欧姆接触金属层115，源区欧姆接触金属层115位于源区105和接触区106的表面，且位于源金属电极117下方，漏区欧姆接触金属层115位于衬底101的第二表面1012与漏金属电极119之间。

具体的，源区欧姆接触金属层114以及漏区欧姆接触金属层115均包括自下而上依次叠置的Ti层、Ni层及Au层，从而可以减小接触电阻，并优化电极的电连接特性。

作为示例，接触区106的深度大于源区105的深度且小于阱区104的深度；源区105内侧壁与阱区104内侧壁之间的距离为0.5～1μm。

具体的，源区105的掺杂类型与阱区104的掺杂类型相反，本实施例中选择为N型重掺杂，接触区106与阱区的掺杂类型相同，本实施例中选择为P型重掺杂，接触区106用于形成体二极管，释放器件中的反向电流，以及释放空穴，优选地，接触区106与源区105相接触，且保护区和源区的上表面均与外延层的上表面向平齐，另外，源区105的深度为0.2～0.5μm，接触区106的深度为0.5～0.8μm，本实施例中，源区105的深度为0.5μm，接触区106的深度为0.8μm，接触区106的深度大于源区105的深度，从而可以增强器件的反向耐压能力，且在一定范围内随着接触区106的深度增大，器件耐压能力进一步提升。进一步，源区105与阱区104之间具有预设间距，作为器件的导电沟道，源区105内侧壁与阱区104内侧壁之间的距离为0.5～1μm，优选为0.6～0.8μm，本实施例中为0.8μm。

综上，本发明提供一种碳化硅MOSFET功率器件的制备方法，包括如下步骤：S1提供第一掺杂类型重掺杂的衬底，且衬底具有第一表面和第二表面，并于第一表面上形成第一掺杂类型轻掺杂的外延层；S2于外延层内定义JFET区，并于环绕JFET区的外延层内进行第二掺杂类型的掺杂，以形成阱区；S3于阱区内进行第一掺杂类型的重掺杂，以形成环绕JFET区的源区，并于环绕源区的阱区内进行第二掺杂类型的重掺杂，以形成接触区；S4于定义的JFET区进行第一掺杂类型的掺杂，以形成JFET埋层式掺杂区；S5于外延层表面形成栅结构，栅结构至少覆盖JFET埋层式掺杂区，并于栅结构表面沉积表面钝化层，表面钝化层内形成有与栅结构对应的第一窗口；S6于第一窗口内形成与栅结构电连接的栅金属电极，于源区表面形成源金属电极，于衬底的第二表面形成漏金属电极。通过上述技术方案，本发明对器件结构进行了优化，特别是，在常规平面栅碳化硅MOSFET功率器件的JFET区域，进行离子注入(如N型离子注入)后，形成JFET埋层式掺杂区，在降低JFET区电阻的同时，又能降低栅氧内的电场强度，避免其击穿；本发明器件结构和制备工艺简单，效果显著，在新型碳化硅MOSFET功率器件结构及制备方法中具有广泛的应用前景。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

以上仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。