阅读说明：本技术 时钟控制电路及方法 (Clock control circuit and method ) 是由 夏剑锋 于 2019-09-23 设计创作，主要内容包括：本发明公开一种时钟控制电路及方法,所述时钟控制电路包括：时钟源、第一缓冲器单元、第一寄存器组、组合逻辑单元、第二缓冲器单元、K个门控时钟单元、第三缓冲器单元及T个第二寄存器组；所述第三缓冲器单元包括多个用于构成K个M级N分支结构的第三缓冲器；所述时钟源依次通过所述第一缓冲器单元、所述第一寄存器组及所述组合逻辑单元与所述K个门控时钟单元相连,还通过所述第二缓冲器单元与所述K个门控时钟单元相连；每个门控时钟单元通过一个M级N分支结构形成的N<Sup>M-1</Sup>个支路与N<Sup>M-1</Sup>个第二寄存器组相连；其中,K、M、N、T均为正整数,且T≤K×N<Sup>M-1</Sup>≤T+N<Sup>M-1</Sup>-1,当T一定时,K越大,M越小,每个支路的延时越小。(The invention discloses a clock control circuit and a method, wherein the clock control circuit comprises: the clock source, a first buffer unit, a first register group, a combinational logic unit, a second buffer unit, K gating clock units, a third buffer unit and T second register groups; the third buffer unit includes a plurality of third buffers for constituting K M-level N-branch structures; the clock source is connected with the K gated clock units sequentially through the first buffer unit, the first register group and the combinational logic unit, and is also connected with the K gated clock units through the second buffer unit; n formed by M-level N-branch structure for each gated clock unit M‑1 A branch and N M‑1 A second register set; wherein K, M, N, T are positive integers, and T is not more than K multiplied by N M‑1 ≤T+N M‑1 -1, when T is constant, the larger K, the smaller M, the smaller the delay per branch.)

时钟控制电路及方法

技术领域

本发明涉及电子技术领域，尤其涉及一种时钟控制电路及方法。

背景技术

随着集成电路工艺的不断演进，高速低功耗的电路设计越来越成为主流，尤其在高速IP单元CPU、人工智能处理单元NPU等高速电路中，工作的时候需要高速的运行频率，待机的时候需要超低的功耗节能。常规的高速电路设计都需要***门控时钟来达到降低功耗的目的，现有的时序控制电路中，门控时钟所负载的寄存器数量较多，延迟值较大，容易导致时序路径的不平衡，使得时序不容易满足要求，电路实现存在时序收敛的困难，无法满足高频设计。

发明内容

本发明提供一种时序控制电路，旨在解决现有的时序控制电路的时序收敛的问题。

本发明第一方面提供一种时钟控制电路，所述时钟控制电路包括：时钟源、第一缓冲器单元、第一寄存器组、组合逻辑单元、第二缓冲器单元、K个门控时钟单元、第三缓冲器单元及T个第二寄存器组；所述第三缓冲器单元包括多个用于构成K个M级N分支结构的第三缓冲器；所述时钟源依次通过所述第一缓冲器单元、所述第一寄存器组及所述组合逻辑单元与所述K个门控时钟单元相连，还通过所述第二缓冲器单元与所述K个门控时钟单元相连；每个门控时钟单元通过一个M级N分支结构形成的N^M-1个支路与N^M-1个第二寄存器组相连；其中，K、M、N、T均为正整数，且T≤K×N^M-1≤T+N^M-1-1，当T一定时，K越大，M越小，每个支路的延时越小。

在较优的一实施例中，所述时钟源一方面经所述第一缓冲器单元、所述第一寄存器组、所述组合逻辑单元连接至所述K个门控时钟单元，形成第一时钟路径，所述时钟源另一方面经所述第二缓冲器单元连接至所述K个门控时钟单元，形成第一子路径，再经所述第三缓冲器单元连接至所述第二寄存器组，形成第二子路径，所述第二子路径包括K个所述M级N分支结构形成的K×N^M-1个支路，所述第一子路径延迟与所述第二子路径的延迟之和与所述第一时钟路径的延迟相等。

在较优的一实施例中，所述第一缓冲器单元包括多个依次串联的第一缓冲器，起始端的第一缓冲器与所述时钟源相连，末端的第一缓冲器与所述第一寄存器组的时钟端相连，所述第一寄存器组的输出端经所述组合逻辑单元与所述K个门控时钟单元相连。

在较优的一实施例中，所述第二缓冲器单元包括多个依次串联第二缓冲器，起始端的第二缓冲器与所述时钟源相连，末端的第二缓冲器与所述K个门控时钟单元相连。

在较优的一实施例中，每个门控时钟单元的使能端与所述组合逻辑单元相连，每个门控时钟单元的时钟端与所述末端的第二缓冲器相连，每个门控时钟单元的输出端经一个M级N分支结构形成的N^M-1个支路与所述N^M-1个第二寄存器组相连。

在较优的一实施例中，在所述K个M级N分支结构中，第一级的每个第三缓冲器一端与一个对应的门控时钟单元的输出端相连，另一端分成N路与第二级的N个第三缓冲器的一端相连；第二级的每个第三缓冲器的另一端再分成N路与第三级的N个第三缓冲器的一端相连；依次类推，直至第M级的K×N^M-1个第三缓冲器与所述T个第二寄存器组相连。

本发明第一方面提供一种时钟控制方法，所述方法包括：

将原时钟信号经过放大及逻辑运算后输出控制信号至K个门控时钟单元；

将所述原时钟信号经过放大后输出第一时钟控制信号至所述K个所述门控时钟单元；以及

所述K个所述门控时钟单元连接T个第二寄存器组，每个所述门控时钟单元通过一个M级N分支结构形成的N^M-1个支路输出第二时钟控制信号至N^M-1个第二寄存器组，其中，K、M、N、T均为正整数，且T≤K×N^M-1≤T+N^M-1-1，当T一定时，K越大，M越小，每个支路的延时越小。

在较优的一实施例中，所述原时钟信号一方面经第一时钟路径输出所述控制信号；以及所述原时钟信号另一方面经第一子路径输出所述第一时钟控制信号，再经第二子路径输出所述第二时钟控制信号，所述K个M级N分支结构形成的K×N^M-1个支路形成所述第二子路径，所述第一子路径延迟与所述第二子路径的延迟之和与所述第一时钟路径的延迟相等。

在较优的一实施例中，将多个依次串联的第一缓冲器经第一寄存器组及组合逻辑单元与所述K个门控时钟单元相连，以形成所述第一时钟路径；将多个依次串联的第二缓冲器与所述K个门控时钟单元相连，以形成所述第一子路径；以及将所述K个门控时钟单元通过由多个第三缓冲器构成的K个M级N分支结构与所述T个第二寄存器组相连，以形成所述第二子路径。

在较优的一实施例中，所述将所述K个门控时钟单元通过由多个第三缓冲器构成的K个M级N分支结构与所述T个第二寄存器组相连，以形成所述第二子路径包括：

将第一级的每个第三缓冲器一端与一个对应的门控时钟单元相连，另一端分成N路与第二级的N个第三缓冲器的一端相连；将第二级的每个第三缓冲器的另一端再分成N路与第三级的N个第三缓冲器的一端相连；依次类推，直至第M级的第三缓冲器形成所述K×N^{M -1}个支路与所述T个第二寄存器相连。

在本发明中，所述时钟控制电路及方法通过多个门控时钟单元来形成具有多个分支的第二子路径来连接数量一定的第二寄存器组，使得所述第二子路径的延迟减小，从而达到时序收敛的效果。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明第一实施例提供的时序控制电路的电路图。

图2是本发明第二实施例提供的时序控制电路的电路图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图1示出了本发明第一实施例提供的时钟控制电路的电路图，为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：

如图1所示，所述时钟控制电路100包括时钟源10、第一缓冲器单元20、第一寄存器组30、组合逻辑单元40、第二缓冲器单元50、多个门控时钟单元60、第二寄存器组70以及第三缓冲器单元80。为了便于理解，在本较佳实施例中，以所述门控时钟单元60的数量为2个为例，加以说明。

所述时钟源10输出原时钟信号CLK，所述原时钟信号CLK一方面经所述第一缓冲器单元20、所述第一寄存器组30、所述组合逻辑单元40连接至所述门控时钟单元60，形成第一时钟路径A，所述原时钟信号CLK另一方面经所述第二缓冲器单元50连接至所述门控时钟单元60，形成第一子路径B1，再经所述第三缓冲器单元80连接至所述第二寄存器组70，形成第二子路径B2，所述第一子路径B1与所述第二子路径B2形成第二时钟路径B。在本较佳实施例中，所述第二子路径B2包括多个支路B21，每一个所述门控时钟单元60经过其中一个支路B21连接至所述第二寄存器组70，使得所述第二子路径B2的延迟减小。

具体地，当通过所述门控时钟单元60连接相同数量的所述第二寄存器组70时，设置所述支路B21使得所述第二子路径B2的整体路径长度变短，因此，所述第二子路径B2的延迟相应减小。

在本较佳实施例中，所述第一缓冲器单元20以及所述第二缓冲器单元50用于对所述原时钟信号CLK放大，确保所述原时钟信号CLK在传输过程中的信号强度。所述第一缓冲器单元20、第一寄存器组30、组合逻辑单元40配合向将所述原时钟信号进行放大及逻辑运算后，向所述门控时钟单元60提供一控制信号。所述第二缓冲器50将所述原时钟信号进行放大后，向所述门控时钟单元60提供第一时钟信号，所述门控时钟单元60用于在所述控制信号控制下向所述第二寄存器组70输出所述第二时钟信号，以控制所述第二寄存器组70正常工作。所述第三缓冲器单元80用于对所述第二时钟信号CLK放大，确保所述第二时钟信号CLK在传输过程中的信号强度。

在本较佳实施例中，所述第一缓冲器单元20包括多个依次串联的第一缓冲器21，起始端的第一缓冲器21与所述时钟源10相连，末端的第一缓冲器21与所述第一寄存器组30的时钟端CLK相连，所述第一寄存器组30的输出端Q经所述组合逻辑单元40与所述门控时钟单元60相连。

在本较佳实施例中，所述第二缓冲器单元50包括多个依次串联第二缓冲器50，起始端的第二缓冲器51与所述时钟源10相连，末端的第二缓冲器50与所述门控时钟单元60相连。

在本较佳实施例中，每一所述门控时钟单元60的使能端E与所述组合逻辑单元40相连，当所述使能端E为0时，所述第二时钟信号断开，当所述使能端E为1时，所述第二时钟信号通过。每一所述门控时钟单元60的时钟端CLK与所述末端的第二缓冲器50相连，每一所述门控时钟单元60的输出端Z经所述支路B21与所述第二寄存器组70相连，形成呈树状的支路结构。

在本较佳实施例中，所述第三缓冲器单元80包括多个第三缓冲器81，每一支路B21中的所述第三缓冲器81级数相同，所述级数为所述第三缓冲器81与对应的门控时钟单元60的连接的层级数。

在一个实施例中，所述第三缓冲器单元80的级数为3级，第一级的第三缓冲器81一端与所述门控时钟单元60的输出端Z相连，另一端分成两路与第二级的第三缓冲器81相连，第二级的第三缓冲器81再分成两路，与第三级的第三缓冲器81相连，第三级的第三缓冲器81与所述第二寄存器组70相连。因此，所述第三缓冲器81构成了2个3级2分支结构形成8个支路，每一个门控时钟单元60通过其中一个3级2分支结构所形成的4个支路与4个第二寄存器70相连。

可以理解，每一个所述支路B21中的所述第三缓冲器81级数也可以不同，当所述第三缓冲器81的级数不同时，所述第三缓冲器单元80的级数C及延迟Tc由路径最长的所述支路B21决定，所述第三缓冲器单元80的级数C为路径最长的所述支路B21的级数，具体数量可根据实际需求改变。

可以理解，所述组合逻辑单元40可以为简单的组合电路，也可以为任何能够进行各种逻辑运算功能的组合电路。组合电路将运算的结果输出至所述门控时钟单元60。

在本较佳实施例中，所述第一缓冲器单元20的级数为A，延迟为Ta，所述第二缓冲器单元50的级数为B，延迟为Tb，所述第三缓冲器单元80的级数为C，延迟为Tc，为了使得所述第一时钟路径A和第二时钟路径B达到平衡状态，也就是通过第一时钟路径A和第二时钟路径B到达所述第二寄存器组70的时钟信号需要同步，则缓冲单元级数需要满足条件A＝B+C，延迟需要满足公式①：Ta＝Tb+Tc。当所述原时钟信号CLK的周期为T，所述组合逻辑单元40的延迟为TL，所述时钟控制电路100则需要满足公式②：T+Tb>＝Ta+TL，结合公式①和公式②，可以得到公式③：T-TL-Tc>＝0，通常所述组合逻辑单元40的延迟TL较大，当所述原时钟信号CLK的周期为T一定时，当所述第二子路径B2的延迟减小，也就是Tc减小时，可使得时钟控制电路100可以满足公式③，进而达到时序收敛的效果。

可以理解，当所述门控时钟单元60数量越多时，所述支路B21的数量也越多，通过所述门控时钟单元60连接相同数量的所述第二寄存器组70时，对应的所述第二子路径B2的整体路径长度越短，相应地，所述第三缓冲器单元80的Tc也就越小，同时所述第一子路径B1延迟与所述第二子路径B2的延迟之和与所述第一时钟路径A的延迟相等，为一定值，相应地，所述第二缓冲器单元50的延迟Tb也就越大，可以理解，所述门控时钟单元60数量，可根据实际需求进行调整，只要所述时钟控制电路100满足公式③：T-TL-Tc>＝0即可。

图2示出了本发明第二实施例提供的时钟控制电路的电路图，为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：

如图2所示，所述时钟控制电路200结构与所述时钟控制电路100大致相同，其不同之处仅在于，所述门控时钟单元60及所述第三缓冲器单元80的数量，具体地，所述时钟控制电路200包括时钟源10、第一缓冲器单元20、第一寄存器组30、组合逻辑单元40、第二缓冲器单元50、K个门控时钟单元60、第二寄存器组70以及T个第三缓冲器单元80。其中，K、T为正整数。

在本较佳实施例中，所述时钟源10依次通过所述第一缓冲器单元20、所述第一寄存器组30及所述组合逻辑单元40与所述K个门控时钟单元60相连，形成第一时钟路径A。

在本较佳实施例中，所述第一缓冲器单元20包括多个依次串联的第一缓冲器21，起始端的第一缓冲器21与所述时钟源10相连，末端的第一缓冲器21与所述第一寄存器组30的时钟端相连，所述第一寄存器组30的输出端经所述组合逻辑单元40与所述K个门控时钟单元相连。

所述时钟源10还通过所述第二缓冲器单元50与所述K个门控时钟单元60相连，形成第二子路径B1。

在本较佳实施例中，所述第二缓冲器单元50包括多个依次串联第二缓冲器50，起始端的第二缓冲器51与所述时钟源10相连，末端的第二缓冲器50与所述K个门控时钟单元60相连。

每个门控时钟单元60通过一个M级N分支结构形成的N^M-1个支路与N^M-1第二寄存器组70相连，形成第二子路径B2。在本较佳实施例中，M、N均为正整数，且T≤K×N^M-1≤T+N^M-1-1，当所述门控时钟单元60连接的第二寄存器组数量70一定时，K越大，则M越小，每个支路B21的延时越小。所述第一子路径延迟B1与所述第二子路径的延迟B2之和与所述第一时钟路径A的延迟相等。

在本较佳实施例中，每个门控时钟单元60的使能端E与所述组合逻辑单元40相连，每个门控时钟单元的时钟端CLK与所述末端的第二缓冲器51相连，每个门控时钟单元的输出端Z经所述构成K个M级N分支结构形成的N^M-1个支路与所述N^M-1个第二寄存器组70相连。

在本较佳实施例中，在所述K个M级N分支结构中，第一级的每个第三缓冲器81一端与一个对应的所述门控时钟单元60的输出端Z相连，另一端分成N路与第二级的N个第三缓冲器81的一端相连，第二级的每个第三缓冲器81的另一端再分成N路与N个第三级的第三缓冲器81的一端相连，依次类推，直至第M级的K×N^M-1个第三缓冲器81与所述T个第二寄存器组70相连。

所述时钟控制电路200具体的工作原理与所述时钟控制电路100大致相同，因此，在此不再赘述。

在本发明实施例中，所述时钟控制电路100通过多个门控时钟单元60来形成具有多个支路B21的树状结构来连接所述第二寄存器组70，通过所述门控时钟单元60连接相同数量的所述第二寄存器组70时，对应的所述第二子路径B2的整体路径长度越短，使得所述第二子路径B2的延迟减小，从而达到时序收敛的效果。

本发明实施例还提供一种时钟控制方法，所述时钟控制方法包括如下步骤：

提供上述的时钟控制电路200，将原时钟信号经过放大及逻辑运算后输出控制信号至K个门控时钟单元60；将所述原时钟信号经过经过放大后输出第一时钟控制信号至所述K个所述门控时钟单元60；以及所述K个所述门控时钟单元60连接T个第二寄存器组70，每一个所述门控时钟单元60通过一个M级N分支结构形成的N^M-1个支路B21输出第二时钟控制信号至N^M-1个第二寄存器组70，其中，K、M、N、T均为正整数，且T≤K×N^M-1≤T+N^M-1-1，当T一定时，K越大，M越小，每个支路B21的延时越小。

在本较佳实施例中，所述原时钟信号经第一时钟路径A输出所述控制信号；以及所述原时钟信号另一方面经第一子路径B1输出所述第一时钟控制信号，再经第二子路径B21输出所述第二时钟控制信号，K个所述M级N分支结构形成的K×N^M-1个支路B21形成所述第二子路径B2，所述第一子路径延迟B1与所述第二子路径B2的延迟之和与所述第一时钟路径A的延迟相等。

在本较佳实施例中，将多个依次串联的第一缓冲器21经第一寄存器组30及组合逻辑单元40与所述K个门控时钟单元60相连，以形成所述第一时钟路径A；将多个依次串联的第二缓冲器21与所述K个门控时钟单元60相连，以形成所述第一子路径B1；将所述K个门控时钟单元60通过由多个第三缓冲器81构成的K个M级N分支结构与所述N^M-1个第二寄存器组70相连，以形成所述第二子路径B2。

在本较佳实施例中，将所述K个门控时钟单元60通过由多个第三缓冲器81构成的K个M级N分支结构与所述T个第二寄存器组70相连，以形成所述第二子路径B2包括：

将第一级的每个第三缓冲器81一端与一个对应的门控时钟单元60相连，另一端分成N路与第二级的N个第三缓冲器81的一端相连；将第二级的每个第三缓冲器81的另一端再分成N路与第三级的N个第三缓冲器81的一端相连；依次类推，直至第M级的第三缓冲器81形成所述K×N^M-1个支路与所述T个第二寄存器70相连。

在本发明所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。

所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化涵括在本发明内。不应将权利要求中的任何附关联图标记视为限制所涉及的权利要求。此外，显然“包括”一词不排除其他单元或步骤，单数不排除复数。系统权利要求中陈述的多个模块或装置也可以由一个模块或装置通过软件或者硬件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。

最后应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。