阅读说明：本技术 电子器件和电路 (Electronic device and circuit ) 是由 全祐哲 P·文凯特拉曼 于 2019-07-02 设计创作，主要内容包括：本公开涉及电路和电子器件。本发明公开了一种电子器件和电路。该电子器件可以包括沟道层和覆盖沟道层的阻挡层。在一个实施方案中,电子器件可以包括沿栅极端子与第一晶体管的栅极电极之间的电流路径设置的部件。在另一个实施方案中,电子器件可以包括第二晶体管,其中该第二晶体管的源极电极和栅极电极耦接到第一晶体管的栅极电极,并且第二晶体管的漏极电极耦接到栅极端子。所述电路可以包括晶体管和二极管。所述晶体管可以包括漏极、栅极和源极,其中漏极耦接到漏极端子,并且源极耦接到源极端子。二极管可以具有耦接到栅极端子的阳极以及耦接到晶体管的栅极的阴极。(The present disclosure relates to circuits and electronic devices. The invention discloses an electronic device and a circuit. The electronic device may include a channel layer and a barrier layer overlying the channel layer. In one embodiment, an electronic device may include a component disposed along a current path between a gate terminal and a gate electrode of a first transistor. In another embodiment, an electronic device may include a second transistor, wherein a source electrode and a gate electrode of the second transistor are coupled to a gate electrode of the first transistor, and a drain electrode of the second transistor is coupled to a gate terminal. The circuit may include a transistor and a diode. The transistor may include a drain, a gate, and a source, where the drain is coupled to the drain terminal and the source is coupled to the source terminal. The diode may have an anode coupled to the gate terminal and a cathode coupled to the gate of the transistor.)

电子器件和电路

技术领域

本公开涉及电路和电子器件，并且更具体地讲，涉及包括增强型晶体管的电路和电子器件。

背景技术

高电子迁移率晶体管可以包括增强型晶体管。一种类型的这种晶体管可包括p型GaN栅极电极。具有p型GaN栅极电极的高电子迁移率晶体管可以具有大约1.5V的阈值电压。为了试图增加阈值电压，可以在栅极端子与p型GaN栅极电极之间添加部件。部件可以包括在金属栅极互连件与p型GaN栅极电极之间的肖特基二极管，其中金属栅极互连件耦接到肖特基二极管的阴极，并且p型GaN栅极电极耦接到肖特基二极管的阳极。在另一种结构中，n型GaN层可以设置在金属栅极互连件与p型GaN栅极电极之间。pn结二极管在n型GaN层与p型GaN栅极电极之间的界面处形成。在另一结构中，介电层可以设置在p型GaN栅极电极与连接到晶体管的源极电极的互连件之间。此类增加阈值电压的尝试可能导致阈值电压过高，阈值可能变得不稳定并且可能随时间移位，或者可能损害对晶体管的控制。期望进一步改进增强型高电子迁移率晶体管，而没有前面提到的不利复杂情况。

发明内容

本发明要解决的问题涉及增加导通晶体管所需的晶体管的电压，同时保持晶体管的基本上相同或较低的导通状态电阻和栅极电流。

根据本发明的一方面，提供了电子器件。电子器件可以包括：沟道层，该沟道层覆盖基板；阻挡层，该阻挡层覆盖沟道层；第一晶体管的栅极电极，该栅极电极覆盖沟道层，其中第一晶体管是增强型晶体管；栅极端子；以及具有阈值电压的第一部件，其中第一部件沿栅极端子与栅极电极之间的电流路径设置。

在一个实施方案中，第一部件可以是具有阳极和阴极的第一二极管，其中阳极耦接到栅极端子，并且阴极耦接到栅极电极。

在一个具体的实施方案中，电子器件还可以包括具有阳极和阴极的第二二极管，其中第二二极管的阳极耦接到第一二极管的阴极，并且第二二极管的阴极耦接到第一二极管的阳极。

在更具体的实施方案中，第二二极管的阈值电压可以小于第一晶体管的阈值电压。

在另一个具体的实施方案中，电子器件还可以包括具有源极电极、栅极电极和漏极电极的第二晶体管，其中第二晶体管的源极电极和栅极电极耦接到第一二极管的阴极，并且第二晶体管的漏极电极耦接到第一二极管的阳极。

在另外的实施方案中，电子器件还可以包括第二部件。沟道层可以包含GaN，阻挡层包含Al_xGa_(1-x)N，其中0<x≤0.4，第一晶体管可以是增强型高电子迁移率晶体管，并且栅极电极可以包含p型半导体材料。第二部件可以是具有阳极和阴极的第二二极管，其中第二二极管的阳极耦接到第一二极管的阴极，并且第二二极管的阴极耦接到第一二极管的阳极，或者是作为具有源极电极、栅极电极和漏极电极的耗尽型高电子迁移率晶体管的第二晶体管，其中第二晶体管的源极电极和栅极电极耦接到第一二极管的阴极，并且第二晶体管的漏极电极耦接到第一二极管的阳极。第二部件的阈值电压可以小于第一晶体管的阈值电压，并且第一晶体管以及第一部件和第二部件可以位于相同管芯上。

在另一个方面，提供了电子器件。电子器件可以包括：沟道层，该沟道层覆盖基板；阻挡层，该阻挡层覆盖沟道层；第一晶体管的栅极电极，该栅极电极覆盖沟道层；栅极端子；以及具有源极电极、栅极电极和漏极电极的第二晶体管，其中第二晶体管的源极电极和栅极电极耦接到第一晶体管的栅极电极，并且第二晶体管的漏极电极耦接到栅极端子。

在一个实施方案中，第一晶体管是增强型晶体管，并且第二晶体管是耗尽型晶体管。

在另外的方面，提供了电路。电路可以包括：漏极端子、栅极端子和源极端子；第一晶体管，该第一晶体管作为包括漏极、栅极和源极的增强型晶体管，其中漏极耦接到漏极端子，并且源极耦接到源极端子；以及具有阳极和阴极的第一二极管，其中阳极耦接到栅极端子，并且阴极耦接到第一晶体管的栅极。

在一个实施方案中，电路还可以包括部件，其中该部件是具有阳极和阴极的第二二极管，其中第二二极管的阳极耦接到第一二极管的阴极，并且第二二极管的阴极耦接到第一二极管的阳极，或者是具有源极、栅极和漏极的第二晶体管，其中第二晶体管的源极电极和栅极电极耦接到第一二极管的阴极，并且第二晶体管的漏极电极耦接到第一二极管的阳极，其中第一晶体管是增强型高电子迁移率晶体管。

本发明所实现的技术效果是实现电子器件和电路，其具有耦接在栅极端子与晶体管的栅极之间的第一部件。第一部件可以有助于增加在栅极端子处施加以导通晶体管所需的电压。在一个具体的实施方案中，第二部件可以耦接到第一部件的端子，其中第二部件可以有助于更快地耗散可能以其他方式累积在第一部件与晶体管的栅极电极之间的电荷。

附图说明

在附图中以举例说明的方式示出实施方案，而实施方案并不受限于附图。

图1包括根据一个实施方案的包括晶体管和二极管的电路的示意图。

图2包括根据另一个实施方案的包括晶体管和背对背二极管的电路的示意图。

图3包括根据另外的实施方案的包括晶体管以及并联连接的二极管和另一个晶体管的组合的电路的示意图。

图4包括根据又一个实施方案的包括晶体管以及一组串联连接的二极管和与该组二极管并联连接的另一个二极管的电路的示意图。

图5包括在图案化栅极电极层之后的包括基板和若干层的工件的一部分的剖视图的图示。

图6包括在图案化栅极电极层之后的顶视图的图示，如图5所示。

图7包括在形成源极电极、漏极电极和一组互连件之后的图6的工件的剖视图的图示。

图8包括在形成源极电极电极和漏极电极以及一组互连件之后的工件的顶视图的图示，如图7所示。

图9包括在形成另一级互连件后的图7的工件的剖视图的图示。

图10包括图9的工件的另一个部分的剖视图的图示，其中此类其他部分包括图2所示的二极管中的一个。

图11包括图10的工件的另一个部分的剖视图的图示，其中此类其他部分包括与二极管并联连接的晶体管，如图3所示。

图12包括比较电路和图2的电路的作为栅极电压的函数的漏极电流和栅极电流的曲线图。

图13包括图2的电路的作为漏极电压的函数的漏极电流的曲线图。

技术人员认识到附图中的元件为了简明起见而示出，而未必按比例绘制。例如，附图中一些元件的尺寸可相对于其他元件放大，以有助于改善对本发明的实施方案的理解。

具体实施方式

提供以下与附图相结合的说明以帮助理解本文所公开的教导。以下讨论将着重于该教导内容的具体实现方式和实施方案。提供该着重点以帮助描述所述教导内容，而不应被解释为对所述教导内容的范围或适用性的限制。然而，基于如本申请中所公开的教导内容，可以采用其他实施方案。

III-V材料旨在意指包含至少一种13族元素和至少一种15族元素的材料。III-N材料旨在意指包含至少一种13族元素和氮的半导体材料。

术语“金属”或其任何变化形式旨在表示包含以下元素的材料：在第1至12族中的任一族内的元素、以及在第13至16族内的元素，沿着由原子序数13(Al)、31(Ga)、50(Sn)、51(Sb)和84(Po)限定的线及其下方的元素。金属不包括Si或Ge。

术语“pn结二极管”旨在表示在p型半导体材料和n型半导体材料的结处形成的二极管。将pn结二极管和肖特基二极管进行比较，该肖特基二极管在金属材料和具有相对低至中等掺杂物浓度(诸如至多1×10¹⁸个原子/cm³)的半导体材料的界面处形成。

术语“半导体基极材料”是指半导体基板、区域或层内的主要材料，并且不是指半导体基板、区域或层内的任何掺杂物。硼掺杂的Si层具有Si作为半导体基极材料，并且C掺杂的GaN层具有GaN作为半导体基极材料。

相对于部件的术语“阈值电压”旨在表示显著电流(大于泄漏电流)流过此类部件时的电压。对于二极管，阈值电压对应于显著电流开始流过二极管时的正向偏置电压。对于许多二极管，此类正向电压在1V至2V的范围内。对于n沟道耗尽型晶体管，恰好高于夹断电压的电压对应于阈值电压。

术语“包含”、“含有”、“包括”、“具有”或其任何其他变化形式旨在涵盖非排他性的包括。例如，包括一系列特征的方法、制品或设备不一定仅限于那些特征，而是可以包括未明确列出的或此类方法、制品或设备固有的其他特征。另外，除非相反地明确规定，否则“或”是指包括性的或，而不是排他性的或。例如，条件A或B由以下任一项满足：A为真(或存在)而B为假(或不存在)，A为假(或不存在)而B为真(或存在)，以及A和B均为真(或存在)。

另外，使用“一个”或“一种”来描述本文所述的元件和部件。这仅仅是为了方便，并且给出本发明的范围的一般含义。该描述应被视为包括一个(种)、至少一个(种)，或单数形式也包括复数形式，反之亦然，除非明确有相反的含义。例如，当本文描述单项时，可以使用多于一项来代替单项。类似地，在本文描述多于一项的情况下，可用单项替代所述多于一项。

词语“约”、“大约”或“基本上”的使用旨在意指参数的值接近于规定值或位置。然而，细微差值可防止值或位置完全如所规定的那样。因此，从完全如所述的理想目标来看，针对值的至多百分之十(10％)的差值为合理差值。

对应于元素周期表内的列的族编号是基于2016年11月28日版IUPAC元素周期表。

除非另外定义，否则本文所用的所有技术和科学术语具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。材料、方法和示例仅为示例性的，而无意进行限制。在本文未描述的情况下，关于具体材料和加工动作的许多细节是常规的，并且可在半导体和电子领域中的教科书和其他来源中找到。

电路和电子器件可以包括增强型晶体管，其允许随时间推移更稳定的增加的阈值电压并同时保持可接受的低栅极电流。电路和电子器件非常适用于增强型高电子迁移率晶体管(HEMT)。在一个实施方案中，可以在栅极端子与HEMT的栅极之间使用二极管。二极管的阳极耦接到栅极端子，并且二极管的阴极耦接到晶体管的栅极。因此，当电路导通时，二极管正向偏置。因此，电路的阈值可以是二极管的正向偏置导通状态电压和晶体管的阈值电压之和的函数。将这种电路与常规电路进行比较，在常规电路中二极管具有反向配置，并且具体地，二极管的阴极耦接到栅极端子并且阳极耦接到晶体管的栅极。常规电路的阈值可以是二极管的反向偏置击穿电压和晶体管的阈值电压之和的函数。新电路和电子器件可以提供对电路的阈值电压的更好控制，该阈值电压随时间推移更稳定。电路和电子器件非常适合HEMT，并且电路和电子器件中的所有部件可以集成到单个管芯中，而无需任何附加的掩蔽或其他处理操作或增加电路和器件所占用的总面积。

在一个方面，电子器件可以包括：沟道层，该沟道层覆盖基板；阻挡层，该阻挡层覆盖沟道层；晶体管的栅极电极，该栅极电极覆盖沟道层；栅极端子；以及具有阈值电压的部件。该部件沿栅极端子与栅极电极之间的电流路径设置。

在另一个方面，电子器件可以包括：沟道层，该沟道层覆盖基板；阻挡层，该阻挡层覆盖沟道层；第一晶体管的栅极电极，该栅极电极覆盖沟道层；栅极端子；以及具有源极电极、栅极电极和漏极电极的第二晶体管。第二晶体管的源极电极和栅极电极耦接到第一晶体管的栅极电极，并且第二晶体管的漏极电极耦接到栅极端子。

在另一方面，电路可以包括漏极端子、栅极端子和源极端子、晶体管和二极管。晶体管可以包括漏极、栅极和源极，其中漏极耦接到漏极端子，并且源极耦接到源极端子。二极管可以具有阳极和阴极，其中阳极耦接到栅极端子，并且阴极耦接到晶体管的栅极。

图1包括根据一个实施方案的电路100。电路100包括源极端子102、栅极端子104和漏极端子106。电路100包括具有源极、栅极和漏极的晶体管122。源极耦接到源极端子102，并且漏极耦接到漏极端子106。在一个实施方案中，晶体管是HEMT，并且在一个具体的实施方案中是增强型HEMT。电路100还包括具有阳极和阴极的二极管142，其中阳极耦接到栅极端子104并且阴极耦接到晶体管122的栅极。二极管142可以是肖特基二极管或pn结二极管。尽管未示出，但可以使用其他部件，诸如控制用于导通和断开晶体管122的栅极信号的栅极控制器、用于提供足够的栅极电压以操作晶体管122的栅极驱动器、另一个合适的部件、或其任何组合。

二极管142有助于增加栅极端子104处的导通电路100所需的电压。在一个非限制性实施方案中，二极管142可以使栅极端子104处的导通晶体管122所需的电压加倍。当晶体管122不频繁地导通和断开时，在晶体管122导通之后，电荷可以在二极管142与晶体管122的栅极之间累积。当晶体管122断开时，源极端子102和栅极端子104可以处于基本上相同的电压。累积的电荷致使二极管142反向偏置，因为二极管142的阴极与二极管142的阳极相比处于更高的电压。累积的电荷可以作为泄漏电流通过二极管142耗散。

在另一个实施方案中，晶体管122可以更频繁地导通和断开。因此，二极管142与晶体管122的栅极之间累积的电荷可能需要更快地耗散。图2和图3包括其中可以使用附加部件来帮助耗散累积的电荷，而不会在晶体管122导通时显著干扰电路操作的实施方案。

在图2中，电路200包括以背对背二极管配置的二极管142和252。具体地，二极管252包括阳极和阴极，其中二极管252的阳极耦接到二极管142的阴极，并且二极管252的阴极耦接到二极管142的阳极。在一个实施方案中，二极管252的导通状态正向偏置电压(特定类型的阈值电压)小于晶体管122的阈值电压。因此，可以使晶体管122的栅极与二极管142和252之间的节点处累积的电荷小于晶体管122的阈值电压。类似于二极管142，二极管252可以是肖特基二极管、pn结二极管或结势垒二极管。结势垒二极管是具有图案的肖特基二极管和pn结二极管的混合物，并且是众所周知的用于降低SiC二极管中的导通电压的结构。二极管142和252可以具有相同类型(例如，两者都是肖特基二极管或两者都是pn结二极管)或不同类型(例如，一个二极管是肖特基二极管，并且另一个二极管是pn结二极管)，并且可以具有相同或不同的特性(例如，导通状态正向偏置电压、面积、栅极电极与二极管的端子(例如，二极管142的阴极和二极管252的阳极)之间的电阻)。

在图3中，电路300包括具有源极、栅极和漏极的晶体管352。晶体管352的栅极和源极耦接到二极管142的阴极，并且晶体管352的漏极耦接到二极管142的阳极。在一个实施方案中，晶体管352是耗尽型晶体管，并且在一个具体的实施方案中是耗尽型HEMT。在另一个实施方案(未示出)中，晶体管352可以是增强型晶体管。当增强型晶体管用于晶体管352时，晶体管352的阈值电压小于晶体管122的阈值电压。因此，可以使晶体管122的栅极与二极管142和晶体管352之间的节点处累积的电荷小于晶体管122的阈值电压。

图4包括电路400，其包括串联连接的一组二极管441、442、443、……44n。如本文所使用，电路400的包括二极管441至44n的分支被称为累积分支，并且电路400的包括二极管252的分支被称为耗散分支。在该实施方案中，沿累积分支的附加二极管有助于进一步增加用于导通晶体管122的栅极端子104处的电压。在累积分支内，技术人员可以执行电路模拟以确定应当在累积分支内串联连接的二极管的数量。图4还示出了二极管252，并且在另一个实施方案中，晶体管352可以用在耗散分支中代替二极管252。在一个具体的实施方案中，可在耗散分支中使用多于一个二极管或晶体管。当在耗散分支内使用多于一个部件时，此类部件可以彼此并联连接。因此，累积分支内的二极管的数量可以与耗散分支内的部件的数量不同。

现在将注意力转向用于实现先前描述的电路的物理结构和处理流程。重点将主要放在图1至图3中的电路上。在阅读本说明书之后，技术人员将能够修改物理部件和处理流程以便实现如图4所示的电路。

图5包括正在形成HEMT的工件500的一部分的剖视图。参考前述电路，工件500包括其中形成对应于晶体管122的晶体管结构的部分522、以及其中形成与栅极端子104和晶体管122的栅极之间的部件相对应的部件结构的部分542。工件可以包括基板502、缓冲层504、沟道层506、阻挡层508、栅极电极524和半导体构件544。基板502可包含硅、蓝宝石(单晶Al₂O₃)、碳化硅(SiC)、氮化铝(AlN)、氧化镓(Ga₂O₃)、尖晶石(MgAl₂O₄)、另一种合适的基本上单晶的材料等。沿着主表面的具体材料和晶体取向的选择可以根据上面覆盖半导体层的组成来选择。

缓冲层504可包含III-N材料，并且在一个具体的实施方案中，包含Al_aGa_(1-a)N，其中0≤a≤1。缓冲层504的组成可以取决于沟道层506的组成和HEMT的设计操作电压。缓冲层504的组成可以根据厚度改变，使得缓冲层504越靠近基板502其铝含量相对越高，并且越靠近沟道层506其镓含量相对越高。在一个具体的实施方案中，靠近基板502的缓冲层504中的阳离子(金属原子)含量可以是10原子％至100原子％的Al，其余为Ga，并且靠近沟道层506的缓冲层504中的阳离子含量可以是0原子％至50原子％的Al，其余为Ga。在另一个实施方案中，缓冲层504可包括多个膜。缓冲层504可具有在大约1微米至5微米的范围内的厚度。

沟道层506可以包含半导体基极材料诸如Al_zGa_(1-z)N，其中0≤z≤0.1并且具有在大约20nm至4000nm的范围内的厚度。在一个具体的实施方案中，沟道层506是GaN层(z＝0)。沟道层506可以无意中掺杂或掺杂有电子供体(n型)掺杂物或电子受体(p型)掺杂物。在一个实施方案中，受体(当载体是电子时)或供体(当载体是空穴时)的浓度可以合理地保持尽可能低。

在一个具体的实施方案中，当使用金属有机化学气相沉积(MOCVD)来形成沟道层506时，受体可包含来自源气体(例如，Ga(CH₃)₃)的碳。在一个具体的实施方案中，最低陷阱浓度是期望的，但是可能受到生长或沉积条件以及前体纯度的限制。因此，随着沟道层506的生长，一些碳可能变得被掺入，并且这种碳可导致无意掺杂。碳含量可以通过控制沉积条件诸如沉积温度和流速来控制。在一个实施方案中，沟道层506的载体杂质浓度大于0个原子/cm³且至多1×10¹⁴个原子/cm³、至多1×10¹⁵个原子/cm³、或至多1×10¹⁶个原子/cm³。在一个具体的实施方案中，载体杂质浓度在1×10¹³个原子/cm³至1×10¹⁶个原子/cm³的范围内。

在一个实施方案中，沟道层506具有至少50nm的厚度。当厚度小于50nm时，2DEG可能更难生成、维持或两者皆难。在另一个实施方案中，沟道层506具有至多5000nm的厚度。在一个具体的实施方案中，在50nm至300nm范围内的厚度可以提供足够厚的沟道层506，以允许2DEG的适当生成和维持，并且仍然获得合理的导通状态电阻(R_DSON)。

阻挡层508可以包含III-V半导体材料，诸如III-N半导体材料。在一个具体的实施方案中，阻挡层可以包含Al_bIn_cGa_(1-b-c)N，其中0<b≤1且0≤c≤0.3。阻挡层508可以包括单个膜或多个膜。当阻挡层508包括多个膜时，铝含量可以保持为基本相同的或者随着距沟道层506的距离增加而增加。随着阻挡层508中铝含量的增加，阻挡层508的厚度可以相对较薄。在一个实施方案中，阻挡层508具有至少10nm的厚度，并且在另一个实施方案中，阻挡层508具有至多150nm的厚度。在一个具体的实施方案中，阻挡层508具有在20nm至90nm范围内的厚度。

在一个实施方案中，栅极电极524和半导体构件544可以由栅极电极层形成。所形成的晶体管结构(对应于晶体管122)是增强型HEMT。栅极电极524和半导体构件544可以包含p型半导体材料。在一个具体的实施方案中，栅极电极524和半导体构件544可以包含p型GaN。p型掺杂物可包含Mg、Zn、Cd等。栅极电极524和半导体构件544可以具有在10nm至300nm范围内的厚度。在另一个实施方案中，如果需要或期望，栅极电极524和半导体构件544可以是更厚的。

技术人员可以选择若干种技术中的一种以便由栅极电极层形成栅极电极524和半导体构件544。例如，可以在阻挡层508上沉积栅极电极层，或者可以在形成栅极电极层之前形成图案化层。在一个实施方案中，图案化层可以包括在形成栅极电极524和半导体构件544之后移除的牺牲层。在另一个实施方案(未示出)中，图案化层可以包括用于在沟道层上方形成的源极电极和漏极电极的访问区域。在该实施方案中，图案化层可以保留在完成的晶体管结构内。为简单起见，栅极电极524和半导体构件544被示为位于阻挡层508上。在另一个实施方案中，栅极电极524、半导体构件544或两者可以在阻挡层508内凹陷或者接触沟道层506。在阅读本说明书之后，技术人员将能够选择形成栅极电极524和半导体构件544的工艺技术以满足特定应用的需要或期望。在另外的实施方案(未示出)中，在沟道层506与阻挡层508之间形成间隔层。

图6包括电子器件的示例性布局。部分522包括栅极电极524，并且部分542包括半导体构件544。应当注意，栅极电极524和半导体构件544间隔开并且彼此不接触。半导体构件544的形状可以对应于栅极端子互连件，并且半导体构件544可以具有对应于随后形成的栅极焊盘的部分644和对应于栅极流道的部分648，其中栅极焊盘和栅极流道在随后将形成的较高级互连件处形成。源极电极和漏极电极尚未形成并且因此未在图6中示出。

图7包括在形成绝缘层700、源极电极722和漏极电极725、栅极电极互连件724、栅极端子互连件742和另一个互连件744之后的工件。可以在阻挡层508、栅极电极524和半导体构件544上方形成绝缘层700。绝缘层700可包含氧化物、氮化物或氮氧化物。绝缘层700可具有在50nm至500nm范围内的厚度。可以图案化绝缘层700以限定用于源极电极722和漏极电极726以及互连件724、742和744的接触开口。在一个实施方案中，接触开口可以延伸通过绝缘层700并且落在阻挡层508、栅极电极524和半导体构件544上。在另一个实施方案中，用于源极电极722和漏极电极726以及互连件744的接触开口可以延伸通过阻挡层508的厚度的一部分，但不是全部，或延伸通过阻挡层508的全部厚度并接触沟道层506。

导电层形成在绝缘层700上方和接触开口内。导电层可包括单个膜或多个膜。导电层可包括粘合膜和阻挡膜。这种膜可以包含Ta、TaSi、Ti、TiW、TiSi、TiN等。导电层还可包括导电体膜。体膜可以包含Al、Cu或另一种材料，其比导电层内的其他膜更导电。在一个实施方案中，体膜可包含至少90重量％的Al或Cu。体膜可具有至少与导电层内的其他膜一样厚的厚度。在一个实施方案中，体膜的厚度在20nm至900nm的范围内，并且在一个更具体的实施方案中，在50nm至500nm的范围内。在导电层中可以使用更多或更少的膜。导电层内膜的数量和组成可以取决于特定应用的需要或期望。在阅读本说明书后，技术人员将能够确定调制为适合其器件的导电层的组成。图案化导电层以形成源极电极722和漏极电极726，以及互连件724、742和744。

用于源极电极722和漏极电极726以及互连件744的接触开口和用于互连件724和742的接触开口可以使用相同的工艺序列或不同的工艺序列来限定。源极电极722和漏极电极726以及互连件744和互连件724和742可以使用相同的工艺序列或不同的工艺序列来形成。此外，源极电极722和漏极电极726以及互连件744可以在一个互连层面处形成，并且互连件724和742可以在不同互连层面处形成。图8包括处理中此时的工件的一部分的顶视图。

图9包括在形成绝缘层900和互连件924之后的工件。互连件744和924的组合对应于图1至图3中的二极管142与晶体管122的栅极之间的节点。绝缘层900包括如前面相对于绝缘层700所述的任何组成和厚度。与绝缘层700相比，绝缘层900可以具有相同的组成或不同的组成，并且与绝缘层700相比，绝缘层900可以具有相同的厚度或不同的厚度。可以图案化绝缘层900以限定用于互连件924的通孔开口。在绝缘层900上方和通孔开口内形成导电层。用于互连件924的导电层包括如前面相对于源极电极722和漏极电极726以及互连件724、742和744所描述的任何组成和厚度。与用于下面的电极和互连件722、724、726、742和744的导电层相比，互连件924的导电层可以具有相同的组成或不同的组成，并且与用于下面的电极和互连件722、724、726、742和744的导电层相比，互连件924的导电层可以具有相同的厚度或不同的厚度。图案化导电层以形成互连件924。

可以在工件上方形成一个或多个互连层面和钝化层。每个互连层面可以包括层间介电层和互连件。可以在每个互连层面处使用导电层。导电层可以与在本说明书中前面描述的其他导电层相同或不同。已经形成了基本上完成的电子器件，包括增强型HEMT。2DEG910在栅极电极524和半导体构件544下方是不连续的。当施加适当的电压时，2DEG变得连续，包括在栅极电极524和半导体构件544下方。正如稍后将在本说明书中参考图12所讨论的那样，用于导通电路100的阈值电压可以增加到超过3V。

图9所示的结构可以用于图1、图2和3图所示的二极管142和晶体管122。图2和3图中的电路包括附加的部件。图10示出了可用于二极管252的示例性结构。在图10中，半导体构件1042可以与半导体构件542同时形成。与栅极电极524相比，半导体构件1042可以在不同的工艺序列期间形成，或者用于形成栅极电极524的工艺序列中的至少一个操作可以与用于形成半导体构件1042的工艺序列共享。例如，为了使阈值电压低于包括半导体构件1042的二极管的阈值电压，可以将半导体构件1042图案化为比栅极电极524窄。在另一个实施方案中，与用于形成栅极电极524的p型GaN层相比，可以使用更薄的p型GaN层来形成半导体构件1042。二极管252可以在半导体构件1042与阻挡层508的界面处形成。

互连件1052可以与栅极端子互连件742同时形成。互连件924的另一个部分电连接到互连件1052并接触互连件1052。因此，互连件1052也可以是二极管252的阳极、二极管142的阴极和晶体管122的栅极之间的节点的一部分(参见图2)。互连件1062可以与栅极端子互连件742同时形成，并且互连件1064可以与互连件924同时形成。尽管未示出，但互连件1064或可能的另一个互连件可以连接到栅极端子104。因此，互连件742、1062和1064可以是栅极端子104、二极管252的阴极和二极管142的阳极之间的节点的一部分。

在另一个实施方案(未示出)中，半导体构件1042可能不存在，并且互连件1052可以接触阻挡层508以形成肖特基二极管。在该实施方案中，互连件1052可以与源极电极722和漏极电极726同时形成。在另一个实施方案中，与源极电极722和漏极电极726相比，互连件1052可以由具有更低功函数的金属形成。在另外的实施方案中，可以使用结势垒二极管。

图11包括可用于晶体管352(图3中)的示例性晶体管结构。在图11中，栅极电极1124可以与栅极电极524同时形成。源极电极1122和漏极电极1126可以与源极电极722和漏极电极726同时形成。互连件1134可以与栅极电极互连件724同时形成。源极电极1122以及互连件1134和924可以是晶体管352的栅极和源极、二极管142的阴极和晶体管122的栅极(参见图3)之间的节点的一部分。互连件1164可以与互连件924同时形成。尽管未示出，但互连件1164或可能的另一个互连件可以连接到栅极端子104。因此，漏极电极1126以及互连件742和1164可以是栅极端子104、二极管252的阴极和二极管142的阳极之间的节点的一部分。

对于电路200和300，可以使用在-0.5V至-1V范围内的栅极电压来断开电路并将晶体管122的栅极电极724上的电压取为0V。

图12包括比较电路和图2中的电路200的模拟。除了不存在二极管142和252之外，比较电路可以与电路200相同。因此，栅极端子104直接连接到晶体管122的栅极。当漏极电流(从漏极端子106流到源极端子102的电流，或Ids)大于0A时，电路导通。如图12所示，比较电路的阈值电压(Vth)为大约1.5V(栅极端子104与源极端子102之间的电压差，或Vgs≈1.5V)，并且电路200的Vth为大约3.1V(Vgs≈3.1V)。因此，二极管142的添加增加了Vth，并且在一个实施方案中，这种增加是比较电路的Vth的两倍。图12还包括作为Vgs的函数的栅极电流(从栅极端子104流到源极端子102的电流，或Igs)的曲线图。在大约3.1V至5.3V的范围内，电路200的Igs低于比较电路。在较高的Vgs下，两个电路的Igs大致相同。

图13包括图2中的电路200的模拟以便确保当Vgs在-20V至20V的范围内时，电路200具有可接受的性能。当Vgs为大约8V时，达到Ids的饱和电流，并且对于特定模拟，饱和电流为大约0.33A。技术人员应当理解，饱和电流的实际值是用于晶体管122的特定晶体管结构(例如，晶体管结构的沟道宽度)的函数，并且受二极管142和252的存在或不存在的影响较小。当Vgs为10V时，Igs为大约1×10^-5A，并且直到Vgs达到大约19V时才达到1×10^-3A。因此，当Vgs从-20V变化到20V时，电路200具有可接受的性能。

本文描述的实施方案可以帮助提供允许阈值电压调制为适合于特定应用的需要或期望的电路。增强型晶体管的栅极可以耦接到一个或多个二极管，该二极管可以用于增加用于导通电路的源极端子与栅极端子之间的电压。一个或多个二极管的几何形状和数量可以被设计为实现电路的期望阈值电压。电路具有良好的漏极电流特性以及可接受的低栅极电流。

在一些实施方案中，另一个二极管或晶体管可以与一个或多个二极管并联，以有助于比不存在这样的其他二极管或晶体管更快地耗散电荷。在一个具体的实施方案中，可以使用背对背二极管配置。当电路的栅极电压增加时，电流沿着电荷累积分支流过一个或多个二极管到达增强型晶体管的栅极。当电路断开时，增强型晶体管的栅极处的电荷可以沿着电路的电荷耗散分支通过另一个二极管耗散。

在另一个具体的实施方案中，配置可以包括沿着电路的耗散分支的晶体管。电路300以类似于背对背配置(电路200)的方式导通。当电路断开时，源极和晶体管的栅极上的电压高于漏极上的电压。电荷将沿着晶体管的电荷耗散分支通过晶体管消散。

与具有带反向配置的二极管的常规电路(其中阴极耦接到栅极端子并且阳极耦接到增强型晶体管的栅极的单个二极管)相比，本文描述的实施方案提供了对电路的阈值电压的更好控制。实施方案还可以为电路提供随时间推移更稳定的阈值电压。

这些实施方案非常适用于增强型晶体管，并且特别是增强型HEMT。电路的部件可以在相同的管芯上并且在相同的沟道层内或上方形成。在一个具体的实施方案中，沿着栅极端子与增强型晶体管的栅极之间的导电路径的部件可以位于栅极焊盘或栅极流道下方，并且因此，部件不会增加电路所占用的面积。部件的形成不需要任何附加的掩蔽或其他处理操作。可以修改现有的掩蔽层以提供部件的特征。

许多不同的方面和实施方案是可能的。那些方面和实施方案中的一些在下文进行描述。在阅读本说明书后，技术人员将认识到，那些方面和实施方案仅为示例性的，而不限制本发明的范围。实施方案可根据如下所列的项目中的任一者或多者。

实施方案1：一种电子器件，其可包括：

沟道层，所述沟道层覆盖基板；

阻挡层，所述阻挡层覆盖所述沟道层；

第一晶体管的栅极电极，所述栅极电极覆盖所述沟道层，其中所述第一晶体管是增强型晶体管；

栅极端子；以及

第一部件，所述第一部件具有阈值电压，其中所述第一部件沿所述栅极端子与所述栅极电极之间的电流路径设置。

实施方案2：根据实施方案1所述的电子器件，其中第一部件位于栅极焊盘下方或栅极流道下方。

实施方案3：根据实施方案1所述的电子器件，其中第一部件是具有阳极和阴极的第一二极管，其中阳极耦接到栅极端子，并且阴极耦接到栅极电极。

实施方案4：根据实施方案3所述的电子器件，其中第一二极管是肖特基二极管、pn结二极管或结势垒二极管。

实施方案5：根据实施方案4所述的电子器件，还包括与第一部件并联连接的第二部件。

实施方案6：根据实施方案5所述的电子器件，其中第二部件是具有阳极和阴极的第二二极管，其中第二二极管的阳极耦接到第一二极管的阴极，并且第二二极管的阴极耦接到第一二极管的阳极。

实施方案7：根据实施方案5所述的电子器件，其中第二部件是具有源极电极、栅极电极和漏极电极的第二晶体管，其中第二晶体管的源极电极和栅极电极耦接到第一二极管的阴极，并且第二晶体管的漏极电极耦接到第一二极管的阳极。

实施方案8：根据实施方案7所述的电子器件，其中第二晶体管是耗尽型高电子迁移率晶体管。

实施方案9：根据实施方案5所述的电子器件，其中第二部件的阈值电压小于第一晶体管的阈值电压。

实施方案10：根据实施方案5所述的电子器件，其中第一晶体管以及第一部件和第二部件位于相同管芯上。

实施方案11：根据实施方案5所述的电子器件，还包括具有阳极和阴极的第二二极管，其中第二二极管的阳极耦接到第一二极管的阴极，并且第二二极管的阴极耦接到第一晶体管的栅极电极。

实施方案12：根据实施方案1所述的电子器件，其中第一晶体管具有第一阈值电压，并且第二部件具有小于第一阈值电压的第二阈值电压。

实施方案13：根据实施方案1所述的电子器件，其中沟道层包含Al_zGa_(1-z)N，其中0≤z≤0.1，并且阻挡层包含Al_xIn_yGa_(1-x-y)N，其中0<x≤0.6且0≤y≤0.3。

实施方案14：根据实施方案5所述的电子器件，其中：

所述沟道层包含GaN，

所述阻挡层包含Al_xGa_(1-x)N，其中0<x≤0.4，

所述第一晶体管是增强型高电子迁移率晶体管，

所述栅极电极包含p型半导体材料，

所述第二部件是：

第二二极管，所述第二二极管具有阳极和阴极，其中所述第二二极管的所述阳极耦接到所述第一二极管的所述阴极，并且所述第二二极管的所述阴极耦接到所述第一二极管的所述阳极，或者

第二晶体管，所述第二晶体管作为具有源极电极、栅极电极和漏极电极的耗尽型高电子迁移率晶体管，其中所述第二晶体管的所述源极电极和所述栅极电极耦接到所述第一二极管的所述阴极，并且所述第二晶体管的所述漏极电极耦接到所述第一二极管的所述阳极，

所述第二部件的阈值电压小于所述第一晶体管的阈值电压，并且

所述第一晶体管以及所述第一部件和所述第二部件位于相同管芯上。

实施方案15：一种电子器件，其可包括：

沟道层，所述沟道层覆盖基板；

阻挡层，所述阻挡层覆盖所述沟道层；

第一晶体管的栅极电极，所述栅极电极覆盖所述沟道层；

栅极端子；以及

第二晶体管，所述第二晶体管具有源极电极、栅极电极和漏极电极，其中所述第二晶体管的所述源极电极和所述栅极电极耦接到所述第一晶体管的所述栅极电极，并且所述第二晶体管的所述漏极电极耦接到所述栅极端子。

实施方案16：根据实施方案15所述的电子器件，其中第二晶体管是耗尽型晶体管。

实施方案17：根据实施方案16所述的电子器件，其中第一晶体管是增强型晶体管。

实施方案18：根据实施方案15所述的电子器件，其中第一晶体管和第二晶体管是高电子迁移率晶体管。

实施方案19：一种电路，其可包括：

漏极端子、栅极端子和源极端子；

第一晶体管，所述第一晶体管作为包括漏极、栅极和源极的增强型晶体管，其中所述漏极耦接到所述漏极端子，并且所述源极耦接到所述源极端子；

第一二极管，所述第一二极管具有阳极和阴极，其中所述阳极耦接到所述栅极端子，并且所述阴极耦接到所述第一晶体管的所述栅极。

实施方案20：根据实施方案19所述的电路，还包括部件，其中该部件是：

第二二极管，所述第二二极管具有阳极和阴极，其中所述第二二极管的所述阳极耦接到所述第一二极管的所述阴极，并且所述第二二极管的所述阴极耦接到所述第一二极管的所述阳极，或者

第二晶体管，所述第二晶体管具有源极、栅极和漏极，其中所述第二晶体管的所述源极电极和所述栅极电极耦接到所述第一二极管的所述阴极，并且所述第二晶体管的所述漏极电极耦接到所述第一二极管的所述阳极，

其中所述第一晶体管是增强型高电子迁移率晶体管。

应当注意，并不需要上文在一般性说明或示例中所述的所有活动，某一具体活动的一部分可能不需要，并且除了所述的那些之外还可能执行一项或多项另外的活动。还有，列出的活动所按的顺序不一定是执行所述活动的顺序。

上文已经关于具体实施方案描述了有益效果、其他优点和问题解决方案。然而，这些有益效果、优点、问题解决方案，以及可导致任何有益效果、优点或解决方案出现或变得更明显的任何特征都不应被解释为是任何或所有权利要求书的关键、需要或必要特征。

本文描述的实施方案的说明书和图示旨在提供对各种实施方案的结构的一般性理解。说明书和图示并非旨在用作对使用本文所述的结构或方法的设备及系统的所有要素和特征的穷尽性和全面性描述。单独的实施方案可也按组合方式在单个实施方案中提供，相反，为了简便起见而在单个实施方案的背景下描述的各种特征可也单独地或以任何子组合的方式提供。此外，对表示为范围的值的提及包括在该范围内的所有值。许多其他实施方案仅对阅读了本说明书之后的技术人员是显而易见的。其他实施方案可以使用并且从本公开中得出，使得可以在不脱离本公开范围的情况下进行结构替换、逻辑替换或另外的改变。因此，本公开应当被看作是示例性的，而非限制性的。