阅读说明：本技术 半导体元件及其制造方法 (Semiconductor device and method for manufacturing the same ) 是由 李一凡 苏柏青 刘承佳 易延才 蔡纬撰 吴志强 陈俤彬 曾景助 于 2018-07-02 设计创作，主要内容包括：本发明公开一种半导体元件及其制造方法。半导体元件的结构包括:栅极结构设置在基板上。间隙壁设置在所述栅极结构的侧壁,其中所述间隙壁是l-状结构。第一掺杂区域位于所述基板中,在所述栅极结构的两边。第二掺杂区域位于所述基板中,在所述栅极结构的两边,与所述第一掺杂区域重叠。硅化物层设置在所述基板上,且在所述第二掺杂区域内,与所述间隙壁分离一距离。介电层覆盖过所述第二掺杂区域以及具有所述间隙壁的所述栅极结构。(The invention discloses a semiconductor element and a manufacturing method thereof. The structure of the semiconductor element comprises a grid structure arranged on a substrate. Spacers are disposed on sidewalls of the gate structure, wherein the spacers are l-shaped structures. The first doped regions are located in the substrate on both sides of the gate structure. The second doped region is located in the substrate, and is overlapped with the first doped region at two sides of the gate structure. The silicide layer is disposed on the substrate and separated from the spacer by a distance in the second doped region. A dielectric layer covers the second doped region and the gate structure with the spacer.)

半导体元件及其制造方法

技术领域

本发明涉及一种半导体制造技术，且特别是关于半导体元件的结构及其制造方法。

背景技术

当半导体元件的尺寸大幅缩小时，晶体管的密度也随着增加。如此，晶体管的栅极之间的间隔也就随着缩小。基于栅极结构的技术研发，此栅极也可以是包含在制造过程中的形成虚置栅极的阶段。例如后续将虚置栅极移除而形成金属栅极结构。另外更基于晶体管结构的研发，在栅极的侧壁上，因应不同阶段会形成多层间隙壁。如此又更缩小栅极之间的间隔。

进一步，完成晶体管的栅极结构后，配合后续制作工艺例如需要先形成与栅极结构共形的接触蚀刻停止层(Contact Etching Stop Layer,CESL)，以及沉积内层介电层(Inter-layer Dielectric，ILD)覆盖栅极。其中，接触蚀刻停止层又再进一步缩小栅极之间的间隔。如此，在沉积内层介电层之前，在栅极之间的间隔会很小，而容易造成栅极之间的孔隙(seam)，也因此影响半导体元件的性能。

如果采用减少接触蚀刻停止层的厚度来减少孔隙的发生机率，则由于接触蚀刻停止层所提供所需要的张力会不足。因此单纯减少接触蚀刻停止层的厚度可能会引起其他的问题。

如何降低栅极之间的孔隙的产生机率，是制造技术所需要考虑的因素其一。

发明内容

本发明的目的在于提供半导体元件的结构与其制造方法，至少可以降低栅极之间的孔隙的产生机率。

本发明提供一种半导体元件的结构，包括栅极结构设置在基板上。间隙壁设置在所述栅极结构的侧壁，其中所述间隙壁是l-状结构。第一掺杂区域位于所述基板中，在所述栅极结构的两边。第二掺杂区域位于所述基板中，在所述栅极结构的两边，与所述第一掺杂区域重叠。硅化物层设置在所述基板上，且在所述第二掺杂区域内，与所述间隙壁分离一距离。介电层覆盖过所述第二掺杂区域以及具有所述间隙壁的所述栅极结构。

于一实施例，对于所述的半导体元件的结构，在所述栅极结构上的所述间隙壁是氮化硅或是碳氮化硅。

于一实施例，对于所述的半导体元件的结构，多个所述栅极结构设置在所述基板上。

于一实施例，对于所述的半导体元件的结构，所述栅极结构包含栅极绝缘层在所述基板上，以及栅极层在所述栅极绝缘层上，所述栅极层是由多层所叠置。

于一实施例，对于所述的半导体元件的结构，在所述基板中的所述第一掺杂区域当作轻掺杂漏极区域，在所述基板中的所述第二掺杂区域当作源/漏极区域。

于一实施例，对于所述的半导体元件的结构，所述硅化物层是硅化镍、硅化钴或是硅化钛，其中所述硅化物层的硅材料是由所述基板提供，与所述间隙壁分离所述距离。

于一实施例，对于所述的半导体元件的结构，所述距离是根据暂态设置在所述栅极结构的所述间隙壁的暂态间隙壁的宽度，当所述暂态间隙壁被移除后所决定。

于一实施例，对于所述的半导体元件的结构，所述介电层是接触蚀刻停止层、或内层介电层、或接触蚀刻停止层及内层介电层。

本发明提供一种制造半导体元件的方法，包括形成栅极结构在基板上。形成第一间隙壁在所述栅极结构的侧壁。形成第一掺杂区域于所述基板中，在所述栅极结构的两边。形成第二间隙壁在所述第一间隙壁及所述基板上，其中所述第二间隙壁包含衬间隙壁在所述第一间隙壁上以及外间隙壁在衬间隙壁上，其中所述衬间隙壁与所述外间隙壁是不同的介电材料。形成第二掺杂区域于所述基板中，在所述栅极结构的两边。形成硅化物层在所述基板上，位于所述第二掺杂区域内，邻近所述第二间隙壁。移除所述第二间隙壁的所述外间隙壁与所述衬间隙壁。形成介电层覆盖过所述第二掺杂区域以及具有所述第一间隙壁的所述栅极结构。

于一实施例，对于所述的制造半导体元件的方法，所述第一间隙壁是氮化物，所述衬间隙壁是氧化硅，所述外间隙壁是氮化硅。

于一实施例，对于所述的制造半导体元件的方法，多个所述栅极结构被形成在所述基板上。

于一实施例，对于所述的制造半导体元件的方法，形成所述栅极结构包含形成栅极绝缘层在所述基板上及形成栅极层在所述栅极绝缘层上，所述栅极层由多层所叠置。

于一实施例，对于所述的制造半导体元件的方法，在所述基板中的所述第一掺杂区域当作轻掺杂漏极区域，在所述基板中的所述第二掺杂区域当作源/漏极区域。

于一实施例，对于所述的制造半导体元件的方法，所述硅化物层是硅化镍、硅化钴或是硅化钛，其中所述硅化物层的硅材料是由所述基板提供，邻接于所述第二隙壁的所述外间隙壁。

于一实施例，对于所述的制造半导体元件的方法，根据对材料的蚀刻选择，所述外间隙壁与所述衬间隙壁依序被移除，其中所述第一间隙壁仍维持。

于一实施例，对于所述的制造半导体元件的方法，所述第一间隙壁是l-状结构，不同于L-状结构。

于一实施例，对于所述的制造半导体元件的方法，所述介电层是接触蚀刻停止层、或内层介电层、或接触蚀刻停止层及内层介电层。

于一实施例，对于所述的制造半导体元件的方法，所述形成所述第二间隙壁的步骤包括:形成衬底层，覆盖过该基板；形成外介电层，覆盖所述衬底层；以及进行回蚀刻，移除所述外介电层与所述衬底层，其中所述外介电层与所述衬底层的残留部分构成所述第二间隙壁。残留的所述衬底层是所述衬间隙壁，是L-状结构，残留的所述外介电层是所述外间隙壁，位于所述L-状结构的水平区域。

附图说明

包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。

图1为依据本发明一实施例，绘示本发明所考虑的半导体元件的剖面结构示意图；

图2A到图2H为依据本发明一实施例，绘示制造半导体元件的流程的剖面结构示意图；

图3为依据本发明一实施例，绘示半导体元件包含多个栅极结构的剖面结构示意图；以及

图4为依据本发明一实施例，绘示制造半导体元件的方法的流程图。

附图标号说明

40:基板

50:栅极结构

52:间隙壁

54:内间隙壁

56:外间隙壁

58:介电层

60:掺杂区域

62:孔隙

80:基板

82:隔离结构

100:栅极绝缘层

102:栅极层

104:盖帽层

105:氮化物层

106:间隙壁

108:栅极结构

112:轻掺杂区域

114:衬间隙壁

116:外间隙壁

118:间隙壁

122:掺杂区域

124:硅化物层

S100、S102、S104、S106、S108、S110、S112、S114:步骤

具体实施方式

本发明是关于半导体元件的制造技术。因应提升集成电路的集成度的要求，经过技术研发后，半导体元件的尺寸可以大幅度缩小。晶体管是集成电路中的主要构件，其尺寸会大幅度小，而相邻晶体管之间的间隔也就随着缩小。

在半导体元件的制造技术中，当元件尺寸大幅度缩小时，一些预计要填入介电材料的空间也就缩小。如此在沉积介电材料以形成所需要的介电层的过程中，更容易产生孔隙(seam)。

以下举一些实施例来说明本发明，但是本发明不限于所举的多个实施例。

图1为依据本发明一实施例，绘示本发明所考虑的半导体元件的剖面结构示意图。参阅图1，于一实施例，本发明探究半导体元件在缩小尺寸而提高集成度时可能发生孔隙的机制。以晶体管的栅极结构为例，在基板40上会形成有多个晶体管，其中以相邻的两个晶体管为例。晶体管结构包括栅极结构50在基板40上。栅极结构50的侧壁有间隙壁56。间隙壁56例如包含有内间隙壁52与外间隙壁54。在基板40中，位于栅极结构50的两边有掺杂区域60，当作源极区域与漏极区域。

相邻两个栅极结构50之间的间隔会随着缩小整体元件尺寸的需求而缩减。介电层58后续会被沉积形成，而覆盖过栅极结构50。如此，当后续所需要的介电层58通过沉积工艺被形成的过程中，由于栅极结构50之间的间隔缩小，其容易在介电层58中产生孔隙62。介电层58例如是接触蚀刻停止层，或是内层介电层，或接触蚀刻停止层及内层介电层二者。

孔隙62的发生可能会影响元件的性能，甚至可能损坏整个晶体管元件。本发明观察到孔隙62的发生机制，经过探究此孔隙现象而提出至少可以降低孔隙62的发生机率的技术改良。

另外，如果介电层58于一实施例也可以是包含接触蚀刻停止层(CESL)及内层介电层(ILD)的叠层结构，其中接触蚀刻停止层先形成在下部也用以维持张力平衡的作用，内层介电层后续沉积在接触蚀刻停止层上面。如此，接触蚀刻停止层会进一步缩小栅极结构50之间的间隔，更容易在沉积内层介电层时发生孔隙62。而如果采用减少接触蚀刻停止层的厚度，其可能无法提供足够的张力或蚀刻停止层的效用，因此接触蚀刻停止层需要维持其预定的厚度。又如果接触蚀刻停止层的厚度过大，则可能直接在接触蚀刻停止层内就会形成孔隙62。

也就是说，本发明在探究例如图1的结构后，至少观察到由于栅极结构50之间的间隔的缩小的趋势下，后续形成的介电层58，不管是单层或是多层结构，其孔隙62的发生机率会随着增加。

本发明也因应提出半导体元件的结构及其制造方法，至少可以有效降低在介电层58内产生孔隙62的机率。

图2A到图2H为依据本发明一实施例，绘示制造半导体元件的流程的剖面结构示意图。参阅图2A，以单一个晶体管的制造流程为例来说明。而实际上的半导体元件的制造会有多个晶体管，依照设计尺寸的要求而紧密形成于基板80上。于此一实施例，基板80可以是硅基板，而基板80依实际需要晶体管的导电形态，也可以有对应的掺杂井区。掺杂井区例如可以由隔离结构82所定义。以下描述的基板80是指用来形成晶体管的区域，不限定于特定的掺杂形态。

在基板80上会形成栅极结构108。栅极结构108是多个材料层的叠置，包括栅极绝缘层100、栅极层102以及盖帽层104，另外依实际需要，也可以在栅极层102与盖帽层104之间增加氮化物层105。栅极层102也可以依实际设计是单层或是多层叠置的结构。本发明的栅极结构108，如图2A的实施例是以多层叠置的结构为例。本发明的栅极结构108不限定于特定的内部结构。

在栅极结构108的侧壁会形成有间隙壁106。间隙壁106的结构是垂直的l-状结构，其底部没有横向的延伸。间隙壁106的材料例如是氮化硅(SiN)或是碳氮化硅(SiCN)。此间隙壁106在最后会实际保留，而维持相对较薄的厚度。

参阅图2B，例如使用注入工艺(implanting process)，在基板80中位于栅极结构108的两边形成轻掺杂区域112。轻掺杂区域112例如当作轻掺杂漏极(LDD)区域的作用。

参阅图2C，基于晶体管结构的设计，在制造中需要在栅极结构108的侧壁再形成较厚的间隙壁118。间隙壁118形成于间隙壁106上。此间隙壁118是因应后续要在基板80上要形成一些预计的结构而形成，不是用来当作栅极结构108的实际间隙壁。也就是，间隙壁118在更后续的制造过程中需要被移除。为了能够移除间隙壁118而保留间隙壁106，间隙壁118例如包括衬间隙壁114与外间隙壁116。衬间隙壁114是与间隙壁106不同的介电材料。整体上，例如间隙壁106是氮化硅或碳氮化硅，衬间隙壁114是氧化硅，外间隙壁116是氮化硅。

于一实施例，间隙壁118的形成可以如一般可知的方式，先形成衬底层覆盖过基板80，再形成外介电层覆盖所述衬底层。于其后，进行回蚀刻移除外介电层与衬底层。外介电层与衬底层的残留部分就构成所述的间隙壁118。残留的衬底层是衬间隙壁114，是L-状结构。残留的外介电层构成外间隙壁116，位于L-状结构的水平区域。

参阅图2D，利用间隙壁106与间隙壁118的遮挡，在基板80中于栅极结构108的两边再形成掺杂区域122，当作源极区域与漏极区域。如一般所知，掺杂区域122重叠且覆盖轻掺杂区域112。

参阅图2E，另外也利用间隙壁106与间隙壁118，在基板80上于掺杂区域122内的暴露表面会形成硅化物(Silicide)层124。硅化物层124的材料例如是硅化镍、硅化钴或是硅化钛，但不限于此。硅化物层124的硅材料是由基板80所提供。由于间隙壁118的遮挡，硅化物层124会与间隙壁106分离预定的距离，其取决于间隙壁118的宽度。

参阅图2F，间隙壁118如前述需要被移除，因此利用蚀刻工艺先移除外间隙壁116。参阅图2G，接着可以利用蚀刻剂对材料的蚀刻选择而移除衬间隙壁114而保留间隙壁106。于一实施例，间隙壁106是氮化物，衬间隙壁114是氧化物。如此，间隙壁106实质上可以完整保留，而间隙壁118包括外间隙壁116与衬间隙壁114依序被移除。

依照本发明的实施例，在间隙壁118的衬间隙壁114与外间隙壁116都会被移除，仅保留如间隙壁106。间隙壁106的材料是氮化物，因此可以维持较薄的厚度就足以达到间隙壁对栅极结构108的隔离作用。间隙壁106是垂直的l-状结构，不同于L-状结构。而衬间隙壁114是L-状结构，其横向的区域例如是在基板80上。外间隙壁116是落在衬间隙壁114的横向区域。而间隙壁118的厚度会决定硅化物层124与间隙壁106之间的距离。

参阅图2H，接着可以继续后续的其它结构的形成，例如会沉积介电层126。于一实施例，介电层126是接触蚀刻停止层(CESL)或内层介电层(ILD)

如前面图2G描述，由于包括衬间隙壁114的间隙壁118会被移除，如此加宽相邻二栅极结构之间的距离，也使得介电层126更容易覆盖过相邻二栅极结构之间的空间，减少孔隙的发生机率。

图3为依据本发明一实施例，绘示半导体元件包含多个栅极结构的剖面结构示意图。参阅图3，在基板80上一般会有多个晶体管。当晶体管的尺寸缩减时，栅极结构108之间的间隔也随着缩减。但是由于栅极结构108的间隙壁是薄的结构，可以增加栅极结构108之间的空间。当后续介电层126沉积于栅极结构108时，更容易填入栅极结构108之间的空间，减少如图1的孔隙62的发生机率。介电层126如前述可以是单层或是多层的结构，不再于此描述。

本发明也可以从制造半导体元件的方法来描述。图4为依据本发明一实施例，绘示制造半导体元件的方法的流程图。

参阅图4配合图2A-2H，制造半导体元件的方法例如包括多个步骤。于步骤S100，其形成栅极结构108在基板上。于步骤S102，其形成第一间隙壁106在所述栅极结构的侧壁。于步骤S104，其形成第一掺杂区域112于所述基板80中，在所述栅极结构108的两边。于步骤S106，其形成第二间隙壁118在所述第一间隙壁106及所述基板80上，其中所述第二间隙壁118包含衬间隙壁114在所述第一间隙壁106上以及外间隙壁116在衬间隙壁114上，其中所述衬间隙壁114与所述外间隙壁116是不同的介电材料。于步骤S108，其形成第二掺杂区域122，于所述基板80中，在所述栅极结构108的两边。于步骤S110，其形成硅化物层124在所述基板80上，位于所述第二掺杂区域122内，邻近所述第二间隙壁118。于步骤S112，其移除所述第二间隙壁118的所述外间隙壁116与所述衬间隙壁114。于步骤S114，其形成介电层126，覆盖过所述第二掺杂区域122以及具有所述间隙壁106的所述栅极结构108。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。