阅读说明：本技术 同质外延氮化镓晶体管器件结构 (Homoepitaxial gallium nitride transistor device structure ) 是由 王元刚 冯志红 吕元杰 宋旭波 谭鑫 周幸叶 房玉龙 顾国栋 敦少博 于 2019-09-24 设计创作，主要内容包括：本发明适用于半导体技术领域,提供了一种同质外延氮化镓晶体管器件结构,包括：衬底、位于衬底上的沟道层、位于沟道层上的势垒层及位于势垒层上的电极,所述电极包括源电极、漏电极和栅电极；所述源电极和所述漏电极分别位于所述势垒层上表面的两侧,所述栅电极位于所述源电极和所述漏电极之间的所述势垒层上；所述沟道层厚度范围满足1nm≤d<Sub>1</Sub>≤20nm,所述势垒层厚度范围满足d<Sub>2</Sub>>12nm。本申请通过设置薄沟道层,使得副沟道的电子能够进入异质结界面主沟道中,变为可控的主沟道电子,从而降低泄露电流。(The invention is suitable for the technical field of semiconductors, and provides a homoepitaxy gallium nitride transistor device structure, which comprises: the transistor comprises a substrate, a channel layer positioned on the substrate, a barrier layer positioned on the channel layer and an electrode positioned on the barrier layer, wherein the electrode comprises a source electrode, a drain electrode and a gate electrode; the source electrode and the drain electrode are respectively positioned on two sides of the upper surface of the barrier layer, and the gate electrode is positioned on the barrier layer between the source electrode and the drain electrode; the thickness range of the channel layer satisfies d is more than or equal to 1nm 1 Less than or equal to 20nm, and the thickness range of the barrier layer satisfies d 2 >12 nm. According to the heterojunction interface main channel structure, the thin channel layer is arranged, so that electrons of the auxiliary channel can enter the heterojunction interface main channel and become controllable main channel electrons, and leakage current is reduced.)

同质外延氮化镓晶体管器件结构

技术领域

本发明属于半导体技术领域，尤其涉及一种同质外延氮化镓晶体管器件结构。

背景技术

相比于现有异质外延氮化镓(GaN)HEMT(High Electron Mobility Transistor，高电子迁移率晶体管)器件，同质外延GaN具有低位错密度，低电流崩塌、高可靠性和高击穿的优势。但是，由于GaN衬底表面易吸附杂质，常规同质外延GaN HEMT存在副沟道，器件漏电很大。

目前低漏电同质外延GaN HEMT器件结构引入杂质补偿是抑制副沟道，降低泄漏电流最有效的方法。但是引入杂质补偿的方法会引入新的缺陷，电流崩塌增大，饱和电流降低。

发明内容

有鉴于此，本发明实施例提供了一种同质外延氮化镓晶体管器件结构，以解决现有技术中因副沟道效应而造成电流泄露的问题。

本发明实施例的第一方面提供了一种同质外延氮化镓晶体管器件结构，包括：

衬底、位于衬底上的沟道层、位于沟道层上的势垒层及位于势垒层上的电极，所述电极包括源电极、漏电极和栅电极；

所述源电极和所述漏电极分别位于所述势垒层上表面的两侧，所述栅电极位于所述源电极和所述漏电极之间的所述势垒层上；

所述沟道层厚度范围满足1nm≤d₁≤20nm，所述势垒层厚度范围满足d₂>12nm，所述d₁表示所述沟道层厚度，所述d₂表示所述势垒层厚度。

在一个实施例中，所述衬底为在蓝宝石、碳化硅、硅或金刚石的基础上外延一层氮化镓的衬底。

在一个实施例中，所述氮化镓衬底为纯氮化镓衬底。

在一个实施例中，所述沟道层为In_mAl_nGa_rN；其中，0≤m≤1，0≤n≤0.1，0.9≤r≤1且m+n+r＝1。

在一个实施例中，所述沟道层为InGaN。

在一个实施例中，所述势垒层为In_xAl_yGa_zN；其中，0≤x≤0.85，0.15≤y≤1，0≤z≤0.85且x+y+z＝1。

在一个实施例中，还包括钝化层，所述钝化层位于所述源电极和所述栅电极之间、以及所述栅电极和所述漏电极之间的所述势垒层上。

在一个实施例中，所述栅电极为T型栅、直栅、Y型栅、TT栅和U型栅中的任意一种。

在一个实施例中，所述栅电极为直栅，所述同质外延氮化镓晶体管器件结构还包括栅介质层，所述栅介质层位于所述直栅下方的势垒层上。

在一个实施例中，所述栅电极为肖特基栅极。

本发明实施例提供的同质外延氮化镓晶体管器件结构包括：衬底、位于衬底上的沟道层、位于沟道层上的势垒层及位于势垒层上的电极，所述电极包括源电极、漏电极和栅电极；所述源电极和所述漏电极分别位于所述势垒层上表面的两侧，所述栅电极位于所述源电极和所述漏电极之间的所述势垒层上；所述沟道层厚度范围满足1nm≤d₁≤20nm，所述势垒层厚度范围满足d₂>12nm。本申请通过设置薄沟道层，使得副沟道的电子能够进入异质结界面主沟道中，变为可控的主沟道电子，从而降低泄露电流。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的同质外延氮化镓晶体管器件结构的示意图；

图2是本发明实施例提供的现有技术中氮化镓晶体管器件结构的示意图；

图3是本发明实施例提供的另一种同质外延氮化镓晶体管器件结构的示意图。

具体实施方式

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本发明实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本发明。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本发明的描述。

本发明的说明书和权利要求书及上述附图中的术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。例如包含一系列步骤或单元的过程、方法或系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。此外，术语“第一”、“第二”和“第三”等是用于区别不同对象，而非用于描述特定顺序。

为了说明本发明所述的技术方案，下面通过具体实施例来进行说明。

实施例1：

本发明的一个实施例提供了一种同质外延氮化镓晶体管器件结构，其结构如下所述：

如图1所示，图1示出了本发明实施例提供的同质外延氮化镓晶体管器件的结构示意图，其包括：

衬底1、位于衬底1上的沟道层2、位于沟道层2上的势垒层3及位于势垒层3上的电极，所述电极包括源电极4、漏电极5和栅电极6；

所述源电极4和所述漏电极5分别位于所述势垒层3上表面的两侧，所述栅电极6位于所述源电极4和所述漏电极5之间的所述势垒层3上；

所述沟道层厚度范围满足1nm≤d₁≤20nm，所述势垒层厚度范围满足d₂>12nm，所述d₁表示所述沟道层厚度，所述d₂表示所述势垒层厚度。

在本实施例中，如图1所示，衬底1上设有沟道层2，沟道层2上设有势垒层3，势垒层3上表面的两侧设有源电极4和漏电极5，栅电极6设在源电极4和漏电极5之间，且同样位于所述势垒层3上。

现有技术中，如图2所示，图2示出了现有技术中氮化镓晶体管的结构示意图，图2中，沟道层2和势垒层3之间存在主沟道8，主沟道8存在主沟道8电子，沟道层2和衬底1间存在副沟道9，副沟道9内存在副沟道9电子，因此，器件漏电会很大。

本实施例中，沟道层厚度设置为1nm～20nm之间，薄沟道层2能够使副沟道9电子进入主沟道8，从而增加主沟道8二维电子气浓度，有利于提高饱和电流。同时本实施例不引入新的工艺，不会造成新的缺陷，具有工艺简单、外延成本低外延时间降低的优势。

在本实施例中，沟道层2为超薄层，并且沟道层2未引入杂质补偿，不会造成电流崩塌增大和饱和电流降低的现象。

在一个实施例中，所述衬底1为在蓝宝石、碳化硅、硅或金刚石的基础上外延一层氮化镓的衬底1。

在一个实施例中，所述氮化镓衬底1为纯氮化镓衬底。

在一个实施例中，所述沟道层2为In_mAl_nGa_rN；其中，0≤m≤1，0≤n≤0.1，0.9≤r≤1且m+n+r＝1。

在一个实施例中，所述沟道层2为InGaN。

在一个实施例中，所述势垒层3为In_xAl_yGa_zN；其中，0≤x≤0.85，0.15≤y≤1，0≤z≤0.85且x+y+z＝1。

在一个实施例中，如图1所示，还包括钝化层7，所述钝化层7位于所述源电极4和所述栅电极6之间、以及所述栅电极6和所述漏电极5之间的所述势垒层3上。

在一个实施例中，所述栅电极6为T型栅、直栅、Y型栅、TT栅和U型栅中的任意一种。

在一个实施例中，如图3所示，图3示出了另一种同质外延氮化镓晶体管器件结构的示意图。

如图3所示，所述栅电极6为直栅，所述同质外延氮化镓晶体管器件结构还包括栅介质层10，所述栅介质层10位于所述直栅下方的势垒层3上。

在一个实施例中，所述栅电极6为肖特基栅极。

本发明实施例提供的同质外延氮化镓晶体管器件结构包括：衬底1、位于衬底1上的沟道层2、位于沟道层2上的势垒层3及位于势垒层3上的电极，所述电极包括源电极4、漏电极5和栅电极6；所述源电极4和所述漏电极5分别位于所述势垒层3上表面的两侧，所述栅电极6位于所述源电极4和所述漏电极5之间的所述势垒层3上；所述沟道层厚度范围满足1nm≤d₁≤20nm，所述势垒层厚度范围满足d₂>12nm。本申请通过设置薄沟道层2，使得副沟道9的电子能够进入异质结界面主沟道8中，变为可控的主沟道8电子，从而降低泄露电流。

作为本发明的一个实施例，本实施例提供了一种具体的同质外延氮化镓晶体管器件结构，其包括：

衬底1、位于衬底1上的沟道层2、位于沟道层2上的势垒层3及位于势垒层3上的电极，所述电极包括源电极4、漏电极5和栅电极6；所述源电极4和所述漏电极5分别位于所述势垒层3上表面的两侧，所述栅电极6位于所述源电极4和所述漏电极5之间的所述势垒层3上；所述沟道层厚度范围满足1nm≤d₁≤20nm，所述势垒层厚度范围满足d₂>12nm，所述d₁表示所述沟道层厚度，所述d₂表示所述势垒层厚度。

具体的，沟道层2可以为GaN。

具体的，势垒层3为Al_yGa_zN；其中，0.15≤y≤1，0≤z≤0.85且y+z＝1。

具体的，栅电极6为T形栅。

作为本发明的又一实施例，本实施例还提供了一种具体的同质外延氮化镓晶体管器件结构，其包括：

衬底1、位于衬底1上的沟道层2、位于沟道层2上的势垒层3及位于势垒层3上的电极，所述电极包括源电极4、漏电极5和栅电极6；所述源电极4和所述漏电极5分别位于所述势垒层3上表面的两侧，所述栅电极6位于所述源电极4和所述漏电极5之间的所述势垒层3上；所述沟道层厚度范围满足1nm≤d₁≤20nm，所述势垒层厚度范围满足d₂>12nm，所述d₁表示所述沟道层厚度，所述d₂表示所述势垒层厚度。

具体地，所述沟道层2未引入杂志补偿。

具体地，所述沟道层2为InGaN。

具体地，所示势垒层3为In_xAl_yN，其中，0≤x≤1，0≤y≤1，且x+y＝1。

具体地，所述栅电极6为直栅，且在直栅下方，在势垒层3的上表面设有介质层。

具体地，所述栅为介质栅。

本发明不限于上述实施方式，保护的是一种基于横向剪裁理论的III族氮化物材料新型增强型HEMT结构；根据上述实施例的描述，本领域的普通技术人员还可做出一些显而易见的改变，例如沟道层2材料选用多层复合材料、背势垒结构、多层缓冲层等结构，衬底1选用SiC、Si、金刚石、蓝宝石、GaN多层复合衬底，但这些改变均应落入本发明权利要求的保护范围之内。

以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。