阅读说明：本技术 半导体器件 (Semiconductor device with a plurality of transistors ) 是由 安国一 赵槿汇 河大元 河承锡 于 2019-07-05 设计创作，主要内容包括：一种半导体器件包括衬底、衬底上的栅极结构和栅极结构上的第一导电连接组。栅极结构包括栅极间隔件和栅电极。第一导电连接组包括铁电材料层。铁电材料层的至少一部分设置在栅极间隔件的上表面之上。(A semiconductor device includes a substrate, a gate structure on the substrate, and a first set of conductive connections on the gate structure. The gate structure includes a gate spacer and a gate electrode. The first set of conductive connections includes a layer of ferroelectric material. At least a portion of the ferroelectric material layer is disposed over an upper surface of the gate spacer.)

半导体器件

相关申请的交叉引用

本申请要求在韩国知识产权局于2018年7月6日提交的韩国专利申请No.10-2018-0078671和2018年11月2日提交的韩国专利申请No.10-2018-0133386的优先权，其公开内容通过引用整体并入本文。

技术领域

本公开涉及一种半导体器件，更具体地，涉及一种包括使用铁电材料的具有负电容的负电容器的半导体器件。

背景技术

在开发金属氧化物半导体场效应晶体管(MOSFET)之后，集成电路的集成度不断提高。例如，集成电路的集成度表明了每单位芯片面积的晶体管的总数每两年翻倍的趋势。为了增加集成电路的集成度，单个晶体管的尺寸不断减小。此外，出现了用于改善小型化晶体管性能的半导体技术。

在这样的半导体技术中，可以存在改善栅极电容并减小漏电流的高K金属栅极(HKMG)技术，以及能够改善SCE(短沟道效应)的FinFET技术，在SCE中，沟道区的电势受漏极电压的影响。

然而，与晶体管尺寸的小型化相比，晶体管的驱动电压的降低没有得到明显改善。结果，互补金属氧化物(CMOS)晶体管的功率密度呈指数增加。为了降低功率密度，必然需要降低驱动电压的功率。然而，因为硅基MOSFET具有基于热发射的物理操作特性，所以难以实现非常低的电源电压。

由于这个原因，开发具有低于60mV/decade(被认为是常温下的亚阈值摆幅(SS)的物理极限)或更低的亚阈值摆幅的晶体管的必要性已经出现。

发明内容

根据本发明的示例性实施例，半导体器件包括衬底、衬底上的栅极结构、和栅极结构上的第一导电连接组。栅极结构包括栅极间隔件和栅电极。第一导电连接组包括铁电材料层。铁电材料层的至少一部分设置在所述栅极间隔件的上表面之上。

根据本发明的示例性实施例，半导体器件包括：衬底；栅极结构，其包括所述衬底上的栅电极；源极/漏极区，其设置在所述衬底的与所述栅极结构的至少一侧相邻的区域中；第一导电连接组，其设置在所述栅电极上并且连接到所述栅电极；以及第二导电连接组，其连接到所述源极/漏极区并且设置在所述源极/漏极区上。第一导电连接组包括铁电材料层。第一导电连接组包括与所述栅电极接触的栅极接触插塞。第二导电连接组包括与所述源极/漏极区接触的源极/漏极接触插塞。栅极接触插塞的上表面位于与所述源极/漏极接触插塞的上表面距离所述衬底的上表面的高度实质上相同的高度处。从栅极结构的上表面到铁电材料层的最上表面的高度等于或大于从栅极结构的上表面到源极/漏极接触插塞的上表面的高度。

根据本发明的示例性实施例，半导体器件包括：衬底，其包括有源区和场区；第一栅电极，其位于所述衬底上，所述第一栅电极沿第一方向在所述有源区和所述场区上延伸；以及第一栅极接触插塞，其位于所述第一栅电极上，所述第一栅极接触插塞连接至所述第一栅电极并包括铁电材料层。第一栅极接触插塞在所述第一方向上的宽度小于所述第一栅电极在所述第一方向上的宽度。

附图说明

通过参照附图详细描述本发明的示例性实施例，本公开的上述和其他方面和特征将变得更加明显，图中：

图1是用于说明根据本公开的一些实施例的半导体器件的示图；

图2是用于说明根据本公开的一些实施例的半导体器件的示图；

图3是用于说明根据本公开的一些实施例的半导体器件的示图；

图4是用于说明根据本公开的一些实施例的半导体器件的示图；

图5是用于说明根据本公开的一些实施例的半导体器件的示图；

图6是用于说明根据本公开的一些实施例的半导体器件的示图；

图7是用于说明根据本公开的一些实施例的半导体器件的剖视图；

图8是用于说明根据本公开的一些实施例的半导体器件的示图；

图9是用于说明根据本公开的一些实施例的半导体器件的布局图；

图10至图12是沿图9中的线A-A、线B-B和线C-C截取的剖视图；

图13a至图13e是用于说明第二栅极接触插塞的上表面可具有的示例形状的示图；

图14和图15是用于说明根据本公开的一些实施例的半导体器件的示图；

图16是用于说明根据本公开的一些实施例的半导体器件的示图；

图17是用于说明根据本公开的一些实施例的半导体器件的示图；

图18是用于说明根据本公开的一些实施例的半导体器件的布局图；

图19是用于说明根据本公开的一些实施例的半导体器件的布局图；

图20是用于说明根据本公开的一些实施例的半导体器件的布局图；

图21是用于说明根据本公开的一些实施例的半导体器件的布局图；

图22是沿图21的线D-D截取的剖视图；

图23是用于说明根据本公开的一些实施例的半导体器件的示图；

图24是用于说明根据本公开的一些实施例的半导体器件的布局图；和

图25是沿图24的线D-D截取的剖视图。

具体实施方式

在根据本公开的一些实施例的半导体器件的附图中，示例性地示出了包括鳍型图案形沟道区的鳍型晶体管(FinFET)或平面晶体管，但是本公开不限于此。当然，根据本公开的一些实施例的半导体器件可以包括隧穿FET、包括纳米线的晶体管、包括纳米片的晶体管或三维(3D)晶体管。另外，根据本公开的一些实施例的半导体器件可以包括双极结型晶体管、横向双扩散晶体管(LDMOS)等。

图1是用于说明根据本公开的一些实施例的半导体器件的示图。

参照图1，根据本公开的一些实施例的半导体器件可以包括第一栅极结构115、第一源极/漏极区150、第一导电连接组155和第二导电连接组156。

衬底100可以是体硅衬底或绝缘体上硅(SOI)衬底。可替换地，衬底100可以是硅衬底，或者可以包括但不限于其他材料，例如，硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。

元件隔离膜101可以形成在衬底100中。元件隔离膜101可以限定有源区。元件隔离膜101可以包括例如氧化硅、氧氮化硅和氮化硅中的至少一种。

第一栅极结构115可以形成在衬底100上。第一栅极结构115可以包括第一栅极间隔件140、第一栅电极120、第一界面层135和第一栅极绝缘层130。

第一栅极间隔件140可以形成在衬底100上。第一栅极间隔件140可以限定其中形成第一界面层135、第一栅极绝缘层130和第一栅电极120的空间。

第一栅极间隔件140可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO₂)和碳氮氧化硅(SiOCN)中的至少一种。

第一界面层135可以形成在衬底100上。第一界面层135可以形成在第一栅极间隔件140中的两个第一栅极间隔件之间。尽管第一界面层135被示出为仅形成在衬底100的上表面，但是本公开不限于此。取决于制造方法，第一界面层135可以沿着第一栅极间隔件140的侧壁延伸。

当衬底100包含硅时，第一界面层135可以包括氧化硅层、氧氮化硅层和氮化硅层中的至少一种。

第一栅极绝缘层130可以形成在第一界面层135上。第一栅极绝缘层130可以沿着衬底100的上表面和第一栅极间隔件140的侧壁延伸。

第一栅极绝缘层130可以包括例如氧化铪、铪硅氧化物、铪铝氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物或铅锌铌酸中的一种或多种。

与示出的情况不同，第一栅极绝缘层130可以仅形成在衬底100的上表面上，而不沿第一栅极间隔件140的侧壁延伸。

此外，与所示情况不同，第一栅极绝缘层130可以不形成在第一界面层135上。另外，可以不在第一栅极绝缘层130和衬底100之间形成第一界面层135。例如，可以省略第一界面层135，使得第一栅极绝缘层130可以与衬底100的上表面接触。

第一栅电极120可以形成在第一栅极绝缘层130上。第一栅电极120可以填充由第一栅极间隔件140限定的空间。例如，第一栅电极120的上表面可以被放置在与第一栅极间隔件140的上表面相同的平面上。

第一栅电极120可包括例如氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钽钛氮化物(TaTiN)、钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、钛铝碳氮化物(TiAlC-N)、钛铝碳化物(TiAlC)、碳化钛(TiC)、钽碳氮化物(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NbC)、钼(Mo)、氮化钼(MoN)、碳化钼(MoC)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)及其组合中的至少一种。

第一源极/漏极区150可以形成在第一栅极结构115的至少一侧上。作为示例，可以通过将杂质注入到衬底100中来形成第一源极/漏极区150。作为另一个示例，第一源极/漏极区150可以包括外延图案。外延图案可以填充形成在衬底100中的凹部。

尽管未示出，但是第一源极/漏极区150还可以包括金属硅化物层。

第一层间绝缘层71可以形成在衬底100上。第一层间绝缘层71可以覆盖第一源极/漏极区150和第一栅极结构115。尽管第一层间绝缘层71示出为单层，但是本公开不限于此。例如，第一层间绝缘层71可以是参照第一栅极间隔件140的上表面140u以不同工艺形成的多个绝缘层。

第二层间绝缘层72和第三层间绝缘层73可以顺序地形成在第一层间绝缘层71上。

第一层间绝缘层71、第二层间绝缘层72和第三层间绝缘层73中的每一个可包括但不限于例如氧化硅、氮化硅、氮氧化硅、FOX(可流动氧化物)、TOSZ(东燃硅氮烷)、USG(无掺杂二氧化硅玻璃)、BSG(硼硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)、PETEOS(等离子体增强原硅酸四乙酯)、FSG(氟化物硅酸盐玻璃)、CDO(碳掺杂的氧化硅)、干凝胶、气凝胶、无定形氟化碳、OSG(有机硅酸盐玻璃)、聚对二甲苯、BCB(双-苯并环丁烯)、SiLK、聚酰亚胺、多孔聚合物材料或其组合。

第一导电连接组155可以形成在衬底100上。第一导电连接组155可以连接到第一栅电极120。

第一导电连接组155可以包括第一栅极接触插塞165、第一下通孔插塞176、第一下层间布线177、第一上通孔插塞186和第一上层间布线187。第一下层间布线177形成在与第一上层间布线187不同的金属水平高度(metal level)。例如，第一下层间布线177的金属水平高度低于第一上层间布线187的金属水平高度。

第一栅极接触插塞165可以形成在第一栅极结构115上。第一栅极接触插塞165可以连接到第一栅电极120。第一栅极接触插塞165可以与第一栅电极120接触。

第一栅极接触插塞165可以形成在第一层间绝缘层71内的第一栅极接触孔165t中。第一栅极接触孔165t可以暴露第一栅电极120。

第一栅极接触插塞165可以包括第一栅电极120上的第一栅极接触阻挡层165a、第一铁电材料层50和第一栅极接触填充层165b。第一栅极接触插塞165的上表面高于第一栅极结构115的上表面。

第一栅极接触阻挡层165a可以沿着第一栅极接触孔165t的侧壁和底表面延伸。

第一铁电材料层50可以形成在第一栅极接触阻挡层165a上。第一铁电材料层50可以沿着第一栅极接触孔165t的侧壁和底表面延伸。第一铁电材料层50的至少一部分可以设置在第一栅极间隔件140的上表面140u上方。在示例实施例中，第一铁电材料层50的最上表面高于第一栅极间隔件140的上表面140u。

第一栅极接触填充层165b可以形成在第一铁电材料层50上。第一栅极接触填充层165b可以填充第一栅极接触孔165t。

第一下通孔插塞176可以形成在第一栅极接触插塞165上。第一下通孔插塞176可以连接到第一栅极接触插塞165。第一下通孔插塞176可以与第一栅极接触插塞165接触。

第一下通孔插塞176可以形成在第二层间绝缘层72内的第一下通孔176t中。第一下通孔176t可以暴露第一栅极接触插塞165。

第一下通孔插塞176可以包括第一栅极接触插塞165上的第一下通孔阻挡层176a和第一下通孔填充层176b。

第一下通孔阻挡层176a可以沿着第一下通孔176t的侧壁和底表面形成。第一下通孔填充层176b可以形成在第一下通孔阻挡层176a上。第一下通孔填充层176b可以填充第一下通孔176t。

第一下层间布线177可以形成在第一下通孔插塞176上。第一下层间布线177可以连接到第一下通孔插塞176。第一下层间布线177可以与第一下通孔插塞176接触。

第一下层间布线177可以形成在第二层间绝缘层72内的第一下布线沟槽177t中。第一下通孔176t可以形成在第一下布线沟槽177t的底表面上。例如，第一下通孔176t可以连接到第一下布线沟槽177t的底表面。

第一下层间布线177可以包括在第一下通孔插塞176上的第一下布线阻挡层177a和第一下布线填充层177b。

第一下布线阻挡层177a可以沿着第一下布线沟槽177t的侧壁和底表面形成。第一下布线填充层177b可以形成在第一下布线阻挡层177a上。第一下布线填充层177b可以填充第一下布线沟槽177t。

第一下布线阻挡层177a和第一下通孔阻挡层176a可以通过相同的制造工艺形成，并且第一下布线填充层177b和第一下通孔填充层176b可以通过相同的制造工艺形成。例如，第一下层间布线177和第一下通孔插塞176可以使用双镶嵌工艺(dual-damascene)一体地形成。结果，第一下通孔插塞176和第一下层间布线177可以实现整体结构。

第一上通孔插塞186可以形成在第一下层间布线177上。第一上通孔插塞186可以连接到第一下层间布线177。

第一上通孔插塞186可以形成在第三层间绝缘层73内的第一上通孔186t中。第一上通孔插塞186可以包括第一下层间布线177上的第一上通孔阻挡层186a和第一上通孔填充层186b。

第一上通孔阻挡层186a可以沿着第一上通孔186t的侧壁和底表面形成。第一上通孔填充层186b可以形成在第一上通孔阻挡层186a上。第一上通孔填充层186b可以填充第一上通孔186t。

第一上层间布线187可以形成在第一上通孔插塞186上。第一上层间布线187可以连接到第一上通孔插塞186。第一上层间布线187可以与第一上通孔插塞186接触。

第一上层间布线187可以形成在第三层间绝缘层73内的第一上布线沟槽187t中。第一上通孔186t可以形成在第一上布线沟槽187t的底表面上。例如，第一上通孔186t可以连接到第一上布线沟槽187t的底表面。

第一上层间布线187可以包括第一上通孔插塞186上的第一上布线阻挡层187a和第一上布线填充层187b。

第一上布线阻挡层187a可以沿着第一上布线沟槽187t的侧壁和底表面形成。第一上布线填充层187b可以形成在第一上布线阻挡层187a上。第一上布线填充层187b可以填充第一上布线沟槽187t。

第一上布线阻挡层187a和第一上通孔阻挡层186a可以通过相同的制造工艺形成，并且第一上布线填充层187b和第一上通孔填充层186b可以通过相同的制造工艺形成。例如，第一上层间布线187和第一上通孔插塞186可以使用双镶嵌工艺一体地形成。结果，第一上通孔插塞186和第一上层间布线187可以实现整体结构。

与所示的情况不同，可以在第一上通孔插塞186和第一下层间布线177之间进一步形成其他通孔插塞和层间布线。

第二导电连接组156可以形成在衬底100上。第二导电连接组156可以连接到第一源极/漏极区150。

第二导电连接组156可以包括第一源极/漏极接触插塞160、第二下通孔插塞171、第二下层间布线172、第二上通孔插塞181和第二上层间布线182。第二下层间布线172形成在与第二上层间布线182不同的金属水平高度。第一下层间布线177和第二下层间布线172可以形成在相同的金属水平高度，并且第一上层间布线187和第二上层间布线182可以形成在相同的金属水平高度。

第一源极/漏极接触插塞160可以形成在第一源极/漏极区150上。第一源极/漏极接触插塞160可以连接到第一源极/漏极区150。第一源极/漏极接触插塞160可以与第一源极/漏极区150接触。

第一源极/漏极接触插塞160可以形成在第一层间绝缘层71内的第一源极/漏极接触孔160t中。第一源极/漏极接触孔160t可以暴露第一源极/漏极区150。

第一源极/漏极接触插塞160可以包括第一源极/漏极区150上的第一源极/漏极接触阻挡层160a和第一源极/漏极接触填充层160b。

第一源极/漏极接触阻挡层160a可以沿着第一源极/漏极接触孔160t的侧壁和底表面延伸。第一源极/漏极接触填充层160b可以形成在第一源极/漏极接触阻挡层160a上。第一源极/漏极接触填充层160b可以填充第一源极/漏极接触孔160t。

第一源极/漏极接触插塞160的上表面高于第一栅极结构115的上表面。第一源极/漏极接触插塞160的上表面可以被放置在与第一栅极接触插塞165的上表面相同的平面上。

在根据本公开的一些实施例的半导体器件中，从第一栅极结构115的上表面到第一铁电材料层50的最上表面的高度h11可以等于或大于从第一栅极结构115的上表面到第一源极/漏极接触插塞160的上表面的高度h12。例如，第一铁电材料层50的最上表面可以在与衬底100的上表面垂直的竖直方向上位于与第一源极/漏极接触插塞160的上表面相同或更高的位置处。

例如，从第一栅极结构115的上表面到第一铁电材料层50的最上表面的高度h11可以与从第一栅极结构115的上表面到第一源极/漏极接触插塞160的上表面的高度h12基本相同。

第二下通孔插塞171可以形成在第一源极/漏极接触插塞160上。第二下通孔插塞171可以连接到第一源极/漏极接触插塞160。第二下通孔插塞171可以与第一源极/漏极接触插塞160接触。

第二下通孔插塞171可以形成在第二层间绝缘层72内的第二下通孔171t中。第二下通孔171t可以暴露第一源极/漏极接触插塞160。

第二下通孔插塞171可以包括在第一源极/漏极接触插塞160上的第二下通孔阻挡层171a和第二下通孔填充层171b。

第二下通孔阻挡层171a可以沿着第二下通孔171t的侧壁和底表面形成。第二下通孔填充层171b可以形成在第二下通孔阻挡层171a上。第二下通孔填充层171b可以填充第二下通孔171t。

第二下层间布线172可以形成在第二下通孔插塞171上。第二下层间布线172可以连接到第二下通孔插塞171。第二下层间布线172可以与第二下通孔插塞171接触。

第二下层间布线172可以形成在第二层间绝缘层72内的第二下布线沟槽172t中。第二下通孔171t可以形成在第二下布线沟槽172t的底表面上。例如，第二下通孔171t可以连接到第二下布线沟槽172t的底表面。

第二下层间布线172可以包括在第二下通孔插塞171上的第二下布线阻挡层172a和第二下布线填充层172b。

第二下布线阻挡层172a可以沿着第二下布线沟槽172t的侧壁和底表面形成。第二下布线填充层172b可以形成在第二下布线阻挡层172a上。第二下布线填充层172b可以填充第二下布线沟槽172t。

第二下布线阻挡层172a和第二下通孔阻挡层171a可以通过相同的制造工艺形成，第二下布线填充层172b和第二下通孔填充层171b可以通过相同的制造工艺形成。例如，第二下通孔插塞171和第二下层间布线172可以使用双镶嵌工艺一体地形成。因此，第二下通孔插塞171和第二下层间布线172可以实现整体结构。

第二上通孔插塞181可以形成在第二下层间布线172上。第二上通孔插塞181可以连接到第二下层间布线172。

第二上通孔插塞181可以形成在第三层间绝缘层73内的第二上通孔181t中。第二上通孔插塞181可以包括第二下层间布线172上的第二上通孔阻挡层181a和第二上通孔填充层181b。

第二上通孔阻挡层181a可以沿着第二上通孔181t的侧壁和底表面形成。第二上通孔填充层181b可以形成在第二上通孔阻挡层181a上。第二上通孔填充层181b可以填充第二上通孔181t。

第二上层间布线182可以形成在第二上通孔插塞181上。第二上层间布线182可以连接到第二上通孔插塞181。第二上层间布线182可以与第二上通孔插塞181接触。

第二上层间布线182可以形成在第三层间绝缘层73内的第二上布线沟槽182t中。第二上通孔181t可以形成在第二上布线沟槽182t的底表面上。例如，第二上通孔181t可以连接到第二上布线沟槽182t的底表面。

第二上层间布线182可以包括在第二上通孔插塞181上的第二上布线阻挡层182a和第二上布线填充层182b。

第二上布线阻挡层182a可以沿着第二上布线沟槽182t的侧壁和底表面形成。第二上布线填充层182b可以形成在第二上布线阻挡层182a上。第二上布线填充层182b可以填充第二上布线沟槽182t。

第二上布线阻挡层182a和第二上通孔阻挡层181a可以通过相同的制造工艺形成，第二上布线填充层182b和第二上通孔填充层181b可以通过相同的制造工艺形成。例如，第二上通孔插塞181和第二上层间布线182可以使用双镶嵌工艺一体地形成。因此，第二上通孔插塞181和第二上层间布线182可以实现整体结构。

第一铁电材料层50可具有铁电特性。第一铁电材料层50可以具有足够的厚度以具有铁电特性。例如，第一铁电材料层50的厚度可以大于铁电材料层50具有铁电特性的临界厚度。由于表现出铁电特性的临界厚度可以因第一铁电材料层50的铁电材料的种类而变化，所以第一铁电材料层50的厚度可以根据铁电材料的种类而变化。

第一铁电材料层50可包括例如氧化铪、铪锆氧化物、氧化锆、钡锶钛氧化物、钡钛氧化物和铅锆钛氧化物中的至少一种。本文中，铪锆氧化物可以是通过用锆(Zr)掺杂氧化铪而获得的材料，并且可以是铪(Hf)、锆(Zr)和氧(O)的化合物。

第一铁电材料层50还可包括掺杂在上述材料中的掺杂元素。掺杂元素可以是从以下选择的元素：铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)。

阻挡层160a、165a、171a、172a、176a、177a、181a、182a、186a和187a中的每一个可包括例如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼(NiB)、钨(W)、氮化钨(WN)、碳氮化钨(WCN)、锆(Zr)、氮化锆(ZrN)、钒(V)、氮化钒(VN)、铌(Nb)、氮化铌(NbN)、铂(Pt)、铱(Ir)和铑(Rh)中的至少一种。

填充层160b、165b、171b、172b、176b、177b、181b、182b、186b和187b中的每一个可包括例如铝(Al)、铜(Cu)、钨(W)和钴(Co)中的至少一种。

连接到第一栅电极120的第一导电连接组155可以包括第一铁电材料层50。然而，连接到第一源极/漏极区150的第二导电连接组156不包括铁电材料层。

导电层形成在包括在第一导电连接组155中的第一铁电材料层50的上部和下部上。即，第一导电连接组155可以包括具有第一铁电材料层50的铁电电容器。在图1中，通过在第一栅极接触阻挡层165a和第一栅极接触填充层165b之间设置第一铁电材料层50，可以限定铁电电容器。例如，第一栅极接触阻挡层165a、第一铁电材料层50和第一栅极接触填充层165b的分层结构可以用作铁电电容器。

铁电电容器可以具有负电容。铁电电容器具有负电容的事实意味着，当铁电材料接收到比特定外部能量大的能量时，分子的偶极矩可以改变。与普通的介电电容器不同，在铁电电容器中，可以在材料的相变处产生具有负能量的部分。

因此，当使用具有铁电特性的铁电材料层时，可以实现在特定部分中具有负电容的电容器。

另一方面，当铁电电容器与栅电极串联连接时，总电容可增加。因此，可以放大被施加到栅电极的电压。

结果，可以在晶体管的栅电极中实现电压放大，并且可以提高晶体管的开关速度。也就是说，可以实现在室温下具有小于60mV/decade的亚阈值摆幅(SS)的晶体管。

图2是示出根据本公开的一些实施例的半导体器件的示图。为了便于解释，将主要描述与使用图1描述的那些不同之处。

参照图2，在根据本公开的一些实施例的半导体器件中，第一栅极接触插塞165可以包括顺序层叠在第一栅电极120上的第一铁电材料层50、第一栅极接触阻挡层165a和第一栅极接触填充层165b。

第一栅极接触阻挡层165a可以设置在第一铁电材料层50和第一栅极接触填充层165b之间。例如，第一铁电材料层50可以与第一栅电极120接触。

可以通过将第一铁电材料层50设置在第一栅极接触阻挡层165a和第一栅电极120之间来限定铁电电容器。

图3是示出根据本公开的一些实施例的半导体器件的示图。图4是示出根据本公开的一些实施例的半导体器件的示图。为了便于解释，将主要描述与使用图1描述的那些不同之处。

参照图3和图4，在根据本公开的一些实施例的半导体器件中，第一下通孔插塞176可以包括第一铁电材料层50。

第一下通孔插塞176可以包括形成在第一栅极接触插塞165上的第一下通孔阻挡层176a、第一铁电材料层50和第一下通孔填充层176b。

第一铁电材料层50可以设置在第一下通孔阻挡层176a和第一下通孔填充层176b之间。可以通过在第一下通孔阻挡层176a和第一下通孔填充层176b之间设置第一铁电材料层50来限定铁电电容器。

在示例实施例中，第一下通孔阻挡层176a可以设置在第一铁电材料层50和第一下通孔填充层176b之间。

第一下层间布线177可以不包括第一铁电材料层50。第一铁电材料层50可以不沿第一下布线填充层177b的下表面延伸。也就是说，第一铁电材料层50可以不沿第一下布线沟槽177t的底表面延伸。

从第一栅极结构115的上表面到第一铁电材料层50的最上表面的高度h11大于从第一栅极结构115的上表面到第一源极/漏极接触插塞160的上表面的高度h12。

在图3中，第一下布线填充层177b可以与第一铁电材料层50接触。第一下布线填充层177b可以直接连接到第一下通孔填充层176b。

在图4中，第一下布线填充层177b可以不与第一铁电材料层50接触。第一下布线阻挡层177a可以设置在第一下布线填充层177b和第一铁电材料层50之间。下布线填充层177b和第一下通孔填充层176b可以通过第一下布线阻挡层177a彼此分离。

图5是用于说明根据本公开的一些实施例的半导体器件的示图。为了便于解释，将主要描述与使用图1描述的那些不同之处。

参照图5，在根据本公开的一些实施例的半导体器件中，第一下通孔插塞176和第一下层间布线177可以包括第一铁电材料层50。

第一铁电材料层50可以包括：第一部分50a，其沿着第一下通孔176t的侧壁和底表面延伸；以及第二部分50b，其沿着第一下布线沟槽177t的侧壁和底表面延伸。

第一下通孔插塞176可以包括形成在第一栅极接触插塞165上的第一下通孔阻挡层176a、第一铁电材料层的第一部分50a以及第一下通孔填充层176b。

第一下层间布线177可以包括形成在第一下通孔插塞176上的第一下布线阻挡层177a、第一铁电材料层的第二部分50b和第一下布线填充层177b。

第一铁电材料层50可以设置在第一下通孔阻挡层176a和第一下布线阻挡层177a与第一下通孔填充层176b和第一下布线填充层177b之间。可以通过在第一下通孔阻挡层176a和第一下布线阻挡层177a与第一下通孔填充层176b和第一下布线填充层177b之间设置第一铁电材料层50来限定铁电电容器。

图6是用于说明根据本公开的一些实施例的半导体器件的示图。图7是用于说明根据本公开的一些实施例的半导体器件的示图。图8是用于说明根据本公开的一些实施例的半导体器件的示图。为了便于解释，将主要描述与使用图1描述的那些不同之处。

参照图6，在根据本公开的一些实施例的半导体器件中，第一上通孔插塞186可以包括第一铁电材料层50。

第一上通孔插塞186可以包括形成在第一下层间布线177上的第一上通孔阻挡层186a、第一铁电材料层50和第一上通孔填充层186b。

第一铁电材料层50可以设置在第一上通孔阻挡层186a和第一上通孔填充层186b之间。可以通过在第一上通孔阻挡层186a和第一上通孔填充层186b之间设置第一铁电材料层50来限定铁电电容器。

与所示情况不同，当然，第一上通孔阻挡层186a可以设置在第一铁电材料层50和第一上通孔填充层186b之间。第一铁电材料层50可以与第一下布线填充层177b接触。

尽管示出了第一上层间布线187不包括第一铁电材料层50，但是本公开不限于此。例如，第一上层间布线187可以包括第一铁电材料层50。

参照图7，根据本公开的一些实施例的半导体器件还可包括第一***布线195和第二***布线190。第一***布线195可包括第一铁电材料层50。

第一导电连接组155可以包括第一***布线195。第一***布线195可以设置在第一栅极接触插塞165和第一下通孔插塞176之间。

第一***布线195可以形成在第一栅极接触插塞165上。第一***布线195可以连接到第一栅极接触插塞165。第一***布线195可以与第一栅极接触插塞165接触。

第一***布线195可以形成在***层间绝缘层74内的第一***布线沟槽195t中。第一***布线沟槽195t可以暴露第一栅极接触插塞165。

第一***布线195可以包括在第一栅极接触插塞165上的第一***布线阻挡层195a、第一铁电材料层50和第一***布线填充层195b。第一***布线阻挡层195a和第一铁电材料层50可以沿着第一***布线沟槽195t的侧壁和底表面延伸。第一***布线填充层195b可以形成在第一铁电材料层50上。

如图所示，可以通过在第一***布线阻挡层195a和第一***布线填充层195b之间设置第一铁电材料层50来限定铁电电容器。

另一方面，与上述情况不同，在第一***布线阻挡层195a设置在第一铁电材料层50和第一***布线填充层195b之间的情况下，第一铁电材料层50设置在第一***布线阻挡层195a和第一栅极接触插塞165之间，从而限定铁电电容器。

第二导电连接组156可以包括第二***布线190。第二***布线190可以设置在第一源极/漏极接触插塞160和第二下通孔插塞171之间。

第二***布线190可以形成在第一源极/漏极接触插塞160上。第二***布线190可以连接到第一源极/漏极接触插塞160。第二***布线190可以与第一源极/漏极接触插塞160接触。

第二***布线190可以形成在***层间绝缘层74内的第二***布线沟槽190t中。第二***布线沟槽190t可以暴露第一源极/漏极接触插塞160。

第二***布线190可以包括在第一源极/漏极接触插塞160上的第二***布线阻挡层190a和第二***布线填充层190b。

参照图8，在根据本公开的一些实施例的半导体器件中，第一栅极结构115还可以包括第一栅电极120上的第一覆盖图案145。

第一覆盖图案145的上表面可以放置在与第一栅极间隔件140的上表面140u相同的平面上。

第一栅极接触孔165t可以穿过第一覆盖图案145以暴露第一栅电极120。

图9是用于说明根据本公开的一些实施例的半导体器件的布局图。图10至图12是沿图9中的线A-A、线B-B和线C-C截取的剖视图。图13a至图13e是用于说明第二栅极接触插塞的上表面可具有的示例形状的示图。

为了便于解释，在不描述层间布线的情况下，将描述以下示例：仅使用连接到第二栅极结构215_1的导电连接组中的第二栅极接触插塞265和通孔插塞276。此外，将仅使用连接到第二源极/漏极区250的导电连接组中的第二源极/漏极接触插塞260来提供说明。

此外，尽管图9示出形成一个第二栅极接触插塞265，但是这仅仅是为了便于说明，并且实施例不限于此。

参照图9至图12，根据本公开的一些实施例的半导体器件可以包括：鳍型图案210_1、210_2、210_3、210_4、210_5和210_6，第二栅极结构215_1、215_2、215_3、215_4和215_5，第二栅极接触插塞265，和第二源极/漏极接触插塞260。

衬底100可以包括彼此相邻的第一有源区ACT1和第二有源区ACT2、以及场区FX。场区FX可以用于将第一有源区ACT1和第二有源区ACT2彼此电隔离。尽管场区FX被示出为仅被限定在第一有源区ACT1和第二有源区ACT2之间，但这是为了便于解释，并且实施例不限于此。例如，场区FX可以围绕第一有源区ACT1和第二有源区ACT2中的每一个。

鳍型图案210_1、201_2和210_3可以形成在第一有源区ACT1的衬底100上。此外，鳍型图案210_4、201_5和210_6可以形成在第二有源区ACT2的衬底100上。

鳍型图案210_1、210_2、210_3、210_4、210_5和210_6可分别在第一方向X上延伸很长。

示出了在第一有源区ACT1和第二有源区ACT2中形成相同数量的鳍型图案，但是本公开不限于此。

鳍型图案210_1、210_2、210_3、210_4、210_5和210_6可以是衬底100的一部分。例如，鳍型图案210_1、210_2、210_3、210_4、210_5和210_6可以从衬底100外延生长，或者可以通过图案化衬底100来形成。鳍型图案210_1、210_2、210_3、210_4、210_5和210_6可以分别包括作为元素半导体材料的硅或锗。

此外，鳍型图案210_1、210_2、210_3、210_4、210_5和210_6可以包括化合物半导体，并且可以包括例如IV-IV族化合物半导体或III-V族化合物半导体。IV-IV族化合物半导体可以是例如二元化合物(包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种)、三元化合物或通过用IV族元素掺杂这些元素而获得的化合物。例如，III-V族化合物半导体可以是例如通过作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种的组合而形成的二元化合物、三元化合物或四元化合物。

场绝缘层105可以形成在衬底100上。场绝缘层105可以限定鳍型图案210_1、210_2、210_3、210_4、210_5和210_6。场绝缘层105可以设置在鳍型图案210_1、210_2、210_3、210_4、210_5和210_6的侧壁的一部分上。

场绝缘层105可以包括例如氧化硅层、氮化硅层和氮氧化硅层中的至少一个。

第二栅极结构215_1、215_2、215_3、215_4和215_5可以形成在衬底100上。第二栅极结构215_1、215_2、215_3、215_4和215_5可以在第二方向Y上延伸很长。

第二栅极结构215_1、215_2、215_3、215_4和215_5可以形成在第一有源区ACT1、场区FX和第二有源区ACT2之上。第二栅极结构215_1、215_2、215_3、215_4和215_5可以形成在鳍型图案210_1、210_2、210_3、210_4、210_5和210_6上。第二栅极结构215_1、215_2、215_3、215_4和215_5可以与鳍型图案210_1、210_2、210_3、210_4、210_5和210_6相交。

第二栅极结构215_1可以包括第二界面层235_1、第二栅极绝缘层230_1和第二栅电极220_1。第二栅极结构215_1可以包括形成在第二栅电极220_1的侧壁上的第二栅极间隔件240_1。

第二界面层235_1可以沿着突出于场绝缘层105的上表面上方的鳍型图案210_1和210_4的轮廓形成。第二栅极绝缘层230_1可以沿着突出于场绝缘层105的上表面上方的鳍型图案210_1和210_4的轮廓形成。第二栅电极220_1可以形成在第二栅极绝缘层230_1上。

第二源极/漏极区250可以形成于设置在第一有源区ACT1中的鳍型图案210_1、210_2和210_3上。当然，源极/漏极区可以形成在设置在第二有源区ACT2中的鳍型图案210_4、210_5和210_6上。尽管第二源极/漏极区250被示出为具有彼此耦合的形状，但是实施例不限于此。

第一层间绝缘层71可以包括第一下层间绝缘层71a和第一上层间绝缘层71b。可以参照第二栅极间隔件240_1的上表面240u来划分第一下层间绝缘层71a和第一上层间绝缘层71b。

第二栅极接触插塞265可以形成在第二栅电极220_1上。第二栅极接触插塞265可以连接到第二栅电极220_1。第二栅极接触插塞265可以与第二栅电极220_1接触。

第二栅极接触插塞265可以形成在第一上层间绝缘层71b内的第二栅极接触孔265t中。第二栅极接触孔265t可以暴露第二栅电极220_1的一部分。

第二栅极接触插塞265可以包括第二栅电极220_1上的第二栅极接触阻挡层265a、第二铁电材料层55和第二栅极接触填充层265b。第二栅极接触插塞265的上表面高于第二栅极结构215_1的上表面。

第二栅极接触阻挡层265a可以沿着第二栅极接触孔265t的侧壁和底表面延伸。

第二铁电材料层55可以形成在第二栅极接触阻挡层265a上。第二铁电材料层55可以沿着第二栅极接触孔265t的侧壁和底表面延伸。第二铁电材料层55的至少一部分可以设置在第二栅极间隔件240_1的上表面240u上方。在其他方面，第二铁电材料层55的最上表面高于第二栅极间隔件240_1的上表面240u。

第二栅极接触填充层265b可以形成在第二铁电材料层55上。第二栅极接触填充层265b可以填充第二栅极接触孔265t。

与所示情况不同，第二栅极接触阻挡层265a可以设置在第二铁电材料层55和第二栅极接触填充层265b之间。

由于第二栅极接触孔265t暴露第二栅电极220_1的一部分，所以第二栅极接触插塞265在第二方向Y上的宽度W12小于第二栅电极220_1在第二方向Y上的宽度。

第二栅极接触插塞265可以在第一方向X上延伸很长。例如，第二栅极接触插塞265在第一方向X上的宽度W11可以大于第二栅极接触插塞265在第二个方向Y上的宽度W12。

此外，第二栅极接触插塞265在第一方向X上的宽度W11不仅可以大于第二栅电极220_1在第一方向X上的宽度，还可以大于第二栅极结构215_1在第一方向X上的宽度。

第二栅极接触插塞265可以设置在第一有源区ACT1和第二有源区ACT2之间的场区FX的衬底100上。第二栅极接触插塞265可以与设置在场区FX的衬底100上的第二栅电极220_1接触。

与所示的情况不同，第二栅极接触插塞265可以设置在衬底100上，而不是设置在第一有源区ACT1和第二有源区ACT2上，同时第二栅极结构215_1的末端位于所述第二栅极接触插塞265上。

通孔插塞276可以形成在第二栅极接触插塞265上。通孔插塞276可以连接到第二栅极接触插塞265。通孔插塞276可以与第二栅极接触插塞265接触。

通孔插塞276可以形成在第二层间绝缘层72内的通孔276t中。通孔276t可以暴露第二栅极接触插塞265。

通孔插塞276可以包括在第二栅极接触插塞265上的通孔阻挡层276a和通孔填充层276b。

通孔阻挡层276a可以沿着通孔276t的侧壁和底表面形成。通孔填充层276b可以形成在通孔阻挡层276a上。通孔填充层276b可以填充通孔276t。

第二源极/漏极接触插塞260可以形成在相邻的第二栅极结构215_1、215_2、215_3、215_4和215_5之间的鳍型图案210_1、210_2、210_3、210_4、210_5和210_6上。

第二源极/漏极接触插塞260可以形成在第二源极/漏极区250上。第二源极/漏极接触插塞260可以连接到第二源极/漏极区250。第二源极/漏极接触插塞260可以与第二源极/漏极区250接触。

第二源极/漏极接触插塞260可以形成在第一层间绝缘层71内的第二源极/漏极接触孔260t中。第二源极/漏极接触孔260t可以暴露第二源极/漏极区250。

第二源极/漏极接触插塞260可以包括在第二源极/漏极区250上的第二源极/漏极接触阻挡层260a和第二源极/漏极接触填充层260b。

第二源极/漏极接触阻挡层260a可以沿着第二源极/漏极接触孔260t的侧壁和底表面延伸。第二源极/漏极接触填充层260b可以形成在第二源极/漏极接触阻挡层260a上。第二源极/漏极接触填充层260b可以填充第二源极/漏极接触孔260t。

第二源极/漏极接触插塞260的上表面可以高于第二栅极结构215_1的上表面。第二源极/漏极接触插塞260的上表面可以放置在与第二栅极接触插塞265的上表面相同的平面上。

将使用图13a至图13e描述第二栅极接触插塞265的上表面265u的形状。

图13a至图13c示出了第二栅极接触插塞(图9的265)沿特定方向延伸的情况。图13d和图13e示出了第二栅极接触插塞265不沿特定方向延伸的情况。

在图13a中，第二栅极接触插塞的上表面的边界265up可以具有矩形形状。

在图13b中，第二栅极接触插塞的上表面的边界265up可以具有带圆角的矩形形状。

在图13c中，第二栅极接触插塞的上表面的边界265up可以具有椭圆形状。

在图13d中，第二栅极接触插塞的上表面的边界265up可以具有正方形形状。

在图13e中，第二栅极接触插塞的上表面的边界265up可以具有圆形形状。

不同于图13d和图13e中所示的形状，第二栅极接触插塞的上表面的边界265up也可以是具有圆角的正方形形状。

图14和图15是用于说明根据本公开的一些实施例的半导体器件的示图。为了便于解释，将主要描述与使用图9至图12描述的那些不同之处。

参照图14和图15，在根据本公开的一些实施例的半导体器件中，第二栅极结构215_1还可以包括在第二栅电极220_1上的第二覆盖图案245。

第二栅极接触孔265t可以穿透第二覆盖图案245的一部分以暴露第二栅电极220_1的一部分。

图16是用于说明根据本公开的一些实施例的半导体器件的示图。图17是用于说明根据本公开的一些实施例的半导体器件的示图。为了便于解释，将主要描述与使用图9至图12描述的那些不同之处。

参照图16，在根据本公开的一些实施例的半导体器件中，第一有源区ACT1和第二有源区ACT2可以由深沟槽DT限定。

在另一种方式中，形成深沟槽DT的部分可以是场区FX。

深沟槽DT比限定鳍型图案210_1和210_4的沟槽更深。

参照图17，在根据本公开的一些实施例的半导体器件中，从衬底100突出的突出图案200PF可以形成在场区FX中。

场绝缘层105可以覆盖突出图案200PF的上表面。也就是说，突出图案200PF的上表面不突出于场绝缘层105的上表面之上。

图18是用于说明根据本公开的一些实施例的半导体器件的布局图。图19是用于说明根据本公开的一些实施例的半导体器件的布局图。图20是用于说明根据本公开的一些实施例的半导体器件的布局图。为了便于解释，将主要描述与使用图9至图12描述的那些不同之处，且图18至图20中未示出通孔插塞(图9的276)。

参照图18，在根据本公开的一些实施例的半导体器件中，第二栅极接触插塞265可以在第二方向Y上延伸很长。

第二栅极接触插塞265在第一方向X上的宽度W11可以小于第二栅极接触插塞265在第二方向Y上的宽度W12。

参照图19，在根据本公开的一些实施例的半导体器件中，第二栅极接触插塞265可以形成在第一有源区ACT1的衬底100上。

第二栅极接触插塞265可以设置在彼此相邻的第二源极/漏极接触插塞260之间。

参照图20，在根据本公开的一些实施例的半导体器件中，第二栅极接触插塞265可以形成在第一有源区ACT1和场区FX之上。

第二栅极接触插塞265的一部分可以形成在场区FX的衬底100上。第二栅极接触插塞265的剩余部分可以形成在第一有源区ACT1的衬底100上。

图21是用于说明根据本公开的一些实施例的半导体器件的布局图。图22是沿图21的线D-D截取的剖视图。为了便于解释，将主要描述与使用图9至12描述的那些不同之处。

参照图21和图22，根据本公开的一些实施例的半导体器件还可包括第三***布线295。

第三***布线295可以设置在第二栅极接触插塞265和通孔插塞276之间。第三***布线295可以连接到第二栅极接触插塞265和通孔插塞276。第三***布线295可以与第二栅极接触插塞265接触。

第三***布线295可以形成在***层间绝缘层74内的第三***布线沟槽295t中。第三***布线沟槽295t可以暴露第二栅极接触插塞265。

第三***布线295可以包括在第二栅极接触插塞265上的第三***布线阻挡层295a和第三***布线填充层295b。第三***布线阻挡层295a可以沿着第三***布线沟槽295t的侧壁和底表面延伸。第三***布线填充层295b可以形成在第三***布线阻挡层295a上。

第三***布线295可以形成在至少两个或更多个第二栅极结构215_1和215_2之上。例如，第三***布线295可以延伸到与第二栅极接触插塞265连接的第二栅极结构215_1的上表面上并且延伸到相邻的第二栅极结构215_2的上表面上。在示例实施例中，第三***布线295的一部分可以延伸到与第二栅极接触插塞265连接的第二栅极结构215_1的上表面上。第三***布线295的另一部分可以延伸到相邻第二栅极结构215_2的上表面上。

通孔插塞276可以设置在彼此相邻的第二栅极结构215_1和215_2之间的衬底100上，但是不限于此。

与所示情况不同，第三***布线295也可以形成在三个或更多个第二栅极结构215_1、215_2、215_3、215_4和215_5上。

图23是用于说明根据本公开的一些实施例的半导体器件的示图。为了便于解释，将主要描述与使用图21和图22描述的那些不同之处。

参照图23，在根据本公开的一些实施例的半导体器件中，第三***布线295可以包括第二铁电材料层55。

可以通过在第三***布线阻挡层295a和第三***布线填充层295b之间设置第二铁电材料层55来限定铁电电容器。

与所示的情况不同，可以通过在第三***布线阻挡层295a和第二栅极接触插塞265之间设置第二铁电材料层55来限定铁电电容器。

图24是用于说明根据本公开的一些实施例的半导体器件的布局图。图25是沿图24的线D-D截取的剖视图。为了便于解释，将主要描述与使用图21和图23描述的那些不同之处。

参照图24和图25，根据本公开的一些实施例的半导体器件还可以包括第三栅极接触插塞266，其设置在第三***布线295和第二栅极结构215_2之间。

第三栅极接触插塞266可以形成在第二栅电极220_2上。第三栅极接触插塞266可以连接到第二栅电极220_2。第三栅极接触插塞266可以与第二栅电极220_2接触。

第三栅极接触插塞266可以形成在第一上层间绝缘层71b内的第三栅极接触孔266t中。第三栅极接触孔266t可以暴露第二栅电极220_2的一部分。

第三栅极接触插塞266可以包括第二栅电极220_2上的第三栅极接触阻挡层266a和第三栅极接触填充层266b。第三栅极接触插塞266的上表面高于第二栅极结构215_2的上表面。

第三栅极接触阻挡层266a可以沿着第三栅极接触孔266t的侧壁和底表面延伸。第三栅极接触填充层266b可以形成在第三栅极接触阻挡层266a上。第三栅极接触填充层266b可以填充第三栅极接触孔266t。

第三栅极接触插塞266可以连接到第三***布线295。

与图9至图25描述的情况不同，第二铁电材料层55可以被包括在形成于后道工序(BEOL)工艺中的通孔插塞和层间布线中的至少一个位置，如图3至图6所示。

在结束具体实施方式时，本领域技术人员将理解，在基本上不脱离本公开的原理的情况下，可以对优选实施例进行许多变化和修改。因此，本公开所公开的优选实施例仅以一般性和描述性的意义使用，而不是出于限制的目的。