阅读说明：本技术 半导体器件 (Semiconductor device with a plurality of transistors ) 是由 金煐勋 梁在锡 李海王 于 2019-04-01 设计创作，主要内容包括：提供了一种半导体器件。该半导体器件包括：第一鳍图案和第二鳍图案,通过第一隔离沟槽分离并在第一方向上延伸；第三鳍图案,在与第一方向相交的第二方向上与第一鳍图案间隔开并在第一方向上延伸；第四鳍图案,通过第二隔离沟槽与第三鳍图案分离；第一栅结构,与第一鳍图案相交,并且具有沿第一鳍图案的上表面延伸的部分；第二栅结构,与第二鳍图案相交,并且具有沿第二鳍图案的上表面延伸的部分；以及第一元件隔离结构,填充第二隔离沟槽,并且面对第一栅结构的短边。(A semiconductor device is provided. The semiconductor device includes: a first fin pattern and a second fin pattern separated by the first isolation trench and extending in a first direction; a third fin pattern spaced apart from the first fin pattern in a second direction intersecting the first direction and extending in the first direction; a fourth fin pattern separated from the third fin pattern by a second isolation trench; a first gate structure intersecting the first fin pattern and having a portion extending along an upper surface of the first fin pattern; a second gate structure intersecting the second fin pattern and having a portion extending along an upper surface of the second fin pattern; and a first element isolation structure filling the second isolation trench and facing a short side of the first gate structure.)

半导体器件

相关申请的交叉引用

本申请要求于2018年6月14日在韩国知识产权局提交的韩国专利申请No.10-2018-0068000的优先权，其公开内容通过引用全部合并于此。

技术领域

本公开涉及半导体器件。

背景技术

作为增加半导体器件密度的缩小技术之一，已经提出了多栅晶体管。可以通过在衬底上形成鳍状或纳米线状多沟道有源图案(或硅体)并在多沟道有源图案的表面上形成栅极来获得多栅晶体管。

多栅晶体管可以容易地缩小，因为其使用三维(3D)沟道。另外，可以在无需增加多栅晶体管的栅长的情况下提高多栅晶体管的电流控制能力。此外，可以有效地抑制沟道区的电位受漏极电压影响的短沟道效应(SCE)。

发明内容

本公开的各方面提供了一种元件集成密度增加且可靠性和性能得以改进的半导体器件。

然而，本公开的方面不限于在此阐述的内容。通过参考下面给出的本公开的详细描述，本公开的上述和其他方面对于本公开所属领域的普通技术人员而言将变得更加清楚。

根据本公开的一些实施例，提供了一种半导体器件，包括：第一鳍图案和第二鳍图案，通过第一隔离沟槽分离并在第一方向上延伸；第三鳍图案，在与第一方向相交的第二方向上与第一鳍图案间隔开并在第一方向上延伸；第四鳍图案，通过第二隔离沟槽与第三鳍图案分离；第一栅结构，与第一鳍图案相交，并且具有沿第一鳍图案的上表面延伸的部分；第二栅结构，与第二鳍图案相交，并且具有沿第二鳍图案的上表面延伸的部分；以及第一元件隔离结构，填充第二隔离沟槽，并且面对第一栅结构的短边。

根据本公开的一些实施例，提供了一种半导体器件，包括：第一鳍图案和第二鳍图案，在作为纵向的第一方向上对准；第三鳍图案，在与第一方向相交的第二方向上与第一鳍图案间隔开并在第一方向上延伸；第四鳍图案，通过第一隔离沟槽与第三鳍图案分离；第一栅结构，与第一鳍图案相交，并且具有沿第一鳍图案的上表面延伸的部分；第二栅结构，与第二鳍图案相交，并且具有沿第二鳍图案的上表面延伸的部分；第三栅结构，与第一鳍图案和第三鳍图案相交；以及第一元件隔离结构，填充第一隔离沟槽，其中，第一元件隔离结构的上表面高于第三鳍图案的上表面。

根据本公开的一些实施例，提供了一种半导体器件，包括：第一鳍图案和第二鳍图案，设置在n型金属氧化物半导体(NMOS)区域中，并且在作为纵向的第一方向上对准；第三鳍图案，设置在p型金属氧化物半导体(PMOS)区域中，在与第一方向相交的第二方向上与第一鳍图案间隔开，并且在第一方向上延伸；第四鳍图案，通过第一隔离沟槽与第三鳍图案分离；第一栅结构，与第一鳍图案相交，并且具有沿第一鳍图案的上表面延伸的部分；第二栅结构，与第二鳍图案相交，并且具有沿第二鳍图案的上表面延伸的部分；第一元件隔离结构，填充第一隔离沟槽；以及栅绝缘支撑件，形成在第一栅结构与第一元件隔离结构之间接触第一栅结构和第一元件隔离结构。

附图说明

通过以下结合附图对实施例的描述，这些和/或其他方面将变得明确并且更容易理解，在附图中：

图1是根据实施例的半导体器件的示意性平面图；

图2是沿图1的线A-A截取的截面图；

图3是沿图1的线B-B截取的截面图；

图4是沿图1的线C-C截取的截面图；

图5是沿图1的线D-D截取的截面图；

图6是沿图1的线E-E截取的截面图；

图7示出了根据实施例的半导体器件；

图8示出了根据实施例的半导体器件；

图9示出了根据实施例的半导体器件；

图10示出了根据实施例的半导体器件；

图11示出了根据实施例的半导体器件；

图12和图13示出了根据实施例的半导体器件；

图14和图15示出了根据实施例的半导体器件；

图16示出了根据实施例的半导体器件；

图17和图18示出了根据实施例的半导体器件；

图19是根据实施例的半导体器件的示意性平面图；

图20是沿图19的线D-D截取的截面图；

图21是根据实施例的半导体器件的示意性平面图；

图22是沿图21的线B-B截取的截面图；

图23是沿图21的线D-D截取的截面图；

图24是沿图21的线F-F截取的截面图；

图25示出了根据实施例的半导体器件；

图26示出了根据实施例的半导体器件；

图27是根据实施例的半导体器件的示意性平面图；

图28是沿图27的线B-B截取的截面图；

图29是根据实施例的半导体器件的示意性平面图；

图30是沿图29的线C-C截取的截面图；以及

图31至图34是示出根据实施例的制造半导体器件的方法的一些步骤的视图。

具体实施方式

在涉及根据实施例的半导体器件的附图中，示出了包括鳍图案形状的沟道区的鳍式场效应晶体管(FinFET)作为示例。然而，实施例并不限于FinFET。根据实施例的半导体器件也可以包括隧穿FET、包括纳米线的晶体管、包括纳米片的晶体管、或三维(3D)晶体管。另外，根据实施例的半导体器件可以包括双极结型晶体管、横向双扩散晶体管(LDMOS)等。

图1是根据实施例的半导体器件的示意性平面图。图2是沿图1的线A-A截取的截面图。图3是沿图1的线B-B截取的截面图。图4是沿图1的线C-C截取的截面图。图5是沿图1的线D-D截取的截面图。图6是沿图1的线E-E截取的截面图。为了便于描述，图1未示出下层间绝缘膜191和上层间绝缘膜192。

应理解，虽然本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。除非上下文另有说明，否则例如作为命名约定，这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，以下在说明书的一个部分中时论的第一元件、组件、区域、层或部分可以在权利要求或说明书的另一部分中被命名为第二元件、组件、区域、层或部分，而不脱离本发明的教导。此外，在某些情况下，即使在说明书中没有使用“第一”、“第二”等来描述术语，该术语在权利要求中仍然可以被称为“第一”或“第二”，以便将要求保护的不同元件彼此区分开。

参照图1至图6，根据实施例的半导体器件包括第一鳍图案110、第二鳍图案210、第三鳍图案310和第四鳍图案410、第一栅结构120、第二栅结构220、第三栅结构320第四栅结构420、栅绝缘支撑件160和第一元件隔离结构180。

衬底100可以是体硅衬底或绝缘体上硅(SOI)衬底。另外，衬底100可以是但并不限于硅衬底或由其他材料例如硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓制成的衬底。

第一鳍图案至第四鳍图案110、210、310和410中的每一个可以从衬底100突出。第一鳍图案至第四鳍图案110、210、310和410中的每一个可以在衬底100上沿第一方向X延伸。例如，第一鳍图案至第四鳍图案110、210、310和410中的每一个可以包括在第一方向X上延伸的长边以及在与第一方向X垂直的第二方向Y上延伸的短边。第一鳍图案至第四鳍图案110、210、310和410中的每一个可以由鳍沟槽FT限定。例如，第一鳍图案至第四鳍图案110、210、310和410的长边110a、210a、310a和410a中的每一个可以由鳍沟槽FT限定。

第一鳍图案110和第二鳍图案210可以在作为纵向的第一方向X上对准。第一鳍图案110与第二鳍图案210可以在第一方向X上间隔开。第一鳍图案110的短边110b和第二鳍图案210的短边210b可以彼此面对。第一鳍图案110和第二鳍图案210可以通过鳍切割沟槽ST分开。

第三鳍图案310和第四鳍图案410可以在作为纵向的第一方向X上对准。第三鳍图案310与第四鳍图案410可以在第一方向X上间隔开。第三鳍图案310的短边310b和第四鳍图案410的短边410b可以彼此面对。第三鳍图案310和第四鳍图案410可以由第一隔离沟槽180t分开。例如，基于第一鳍图案至第四鳍图案110、210、310和410的上表面，鳍切割沟槽ST在第一方向X上的宽度W11大于第一隔离沟槽180t在第一方向X上的宽度W12。

第三鳍图案310和第四鳍图案410可以在第二方向Y上与第一鳍图案110间隔开。第三鳍图案310的长边310a可以面对第一鳍图案110的长边110a，并且第四鳍图案410的长边410a可以面对第二鳍图案210的长边210a。尽管第一鳍图案至第四鳍图案110、210、310和410中的每一个被示出为多个，但是实施例不限于这种情况。

当第一鳍图案110和第二鳍图案210形成在第一区域中并且第三鳍图案310和第四鳍图案410形成在第二区域中时，第一区域和第二区域可以是形成相同导电类型晶体管的区域，或者可以是形成不同导电类型晶体管的区域。

在以下描述中，假设第一鳍图案110和第二鳍图案210形成在n型金属氧化物半导体(NMOS)区域中，并且第三鳍图案310和第四鳍图案410形成在p型金属氧化物半导体(PMOS)区域中。

第一鳍图案至第四鳍图案110、210、310和410中的每一个可以是衬底100的一部分，或者可以包括从衬底100生长的外延层。第一鳍图案至第四鳍图案110、210、310和410中的每一个可以包括诸如硅或锗之类的元素半导体材料。另外，第一鳍图案至第四鳍图案110、210、310和410中的每一个可以包括诸如IV-IV族化合物半导体或III-V族化合物半导体之类的化合物半导体。IV-IV族化合物半导体可以是例如包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的两种或更多种的二元或三元化合物，或通过将该二元或三元化合物掺杂IV族元素而获得的化合物。III-V族化合物半导体可以是例如由铝(Al)、镓(Ga)和铟(In)(即，III族元素)中的至少一种与磷(P)、砷(As)和锑(Sb)(即，V族元素)中的至少一种结合而组成的二元、三元或四元化合物。

场绝缘层105可以形成在衬底100上。场绝缘层105可以至少部分地填充鳍切割沟槽ST和鳍沟槽FT。场绝缘层105可以设置在第一鳍图案至第四鳍图案110、210、310和410中的每一个的一部分侧壁上。

第一鳍图案至第四鳍图案110、210、310和410的上表面可以突出在场绝缘层105的上表面上方。场绝缘层105可以包括例如氧化硅层、氮化硅层和氮氧化硅层中的至少一种。在根据实施例的半导体器件中，场绝缘层105可以填充鳍切割沟槽ST的一部分。

第一栅结构至第四栅结构120、220、320和420中的每一个可以在场绝缘层105上沿第二方向Y延伸。第一栅结构120可以设置在第一鳍图案110上以与第一鳍图案110相交。第一栅结构120可以与第一鳍图案110的包括第一鳍图案110的短边110b在内的端部重叠。第一栅结构120的一部分可以沿每个第一鳍图案110的上表面延伸。

第二栅结构220可以设置在第二鳍图案210和第四鳍图案410上，以与第二鳍图案210和第四鳍图案410相交。第二栅结构220可以与第二鳍图案210的包括第二鳍图案210的短边210b在内的端部重叠。第二栅结构220的一部分可以沿每个第二鳍图案210的上表面延伸。

第三栅结构320可以设置在第一鳍图案110和第三鳍图案310上，以与第一鳍图案110和第三鳍图案310相交。第四栅结构420可以设置在第二鳍图案210和第四鳍图案410上，以与第二鳍图案210和第四鳍图案410相交。第三栅结构320和第四栅结构420分别不与第一鳍图案110的端部和第二鳍图案210的端部重叠。

在根据实施例的半导体器件中，第一栅结构120可以覆盖第一鳍图案110的端部，并且第二栅结构220可以覆盖第二鳍图案210的端部。第一栅结构120可以覆盖第一鳍图案110的限定了第一鳍图案110的短边110b的侧壁。第二栅结构220可以覆盖第二鳍图案210的限定了第二鳍图案210的短边210b的侧壁。

第一栅结构至第四栅结构120、220、320和420可以分别包括第一栅电极至第四栅电极130、230、330和430，第一栅绝缘层至第四栅绝缘层135、235、335和435，第一栅间隔物至第四栅间隔物140、240、340和440，由第一栅间隔物至第四栅间隔物140、240、340和440限定的第一栅沟槽至第四栅沟槽140t、240t、340t和440t，以及第一封盖图案至第四封盖图案145、245、345和445。

第一栅绝缘层至第四栅绝缘层135、235、335和435可以分别沿第一栅沟槽至第四栅沟槽140t、240t、340t和440t的侧壁和底表面延伸。第一栅绝缘层至第四栅绝缘层135、235、335和435中的每一个可以包括高介电常数绝缘层。

高介电常数绝缘层可以包括介电常数比氧化硅层高的高介电材料。第一栅绝缘层至第四栅绝缘层135、235、335和435中的每一个可以包括氧化铪、氧化硅铪、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的一种或多种。

第一栅电极至第四栅电极130、230、330和430可以分别设置在第一栅绝缘层至第四栅绝缘层135、235、335和435上。第一栅电极至第四栅电极130、230、330和430可以分别至少部分地填充第一栅沟槽至第四栅沟槽140t、240t、340t和440t。

第一栅电极至第四栅电极130、230、330和430中的每一个可以包括例如氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、氮化硅钛(TiSiN)、氮化硅钽(TaSiN)、氮化钽钛(TaTiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、碳氮化钛铝(TiAlC-N)、碳化钛铝(TiAlC)、碳化钛(TiC)、碳氮化钽(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NbC)、钼(Mo)、氮化钼(MoN)、碳化钼(MoC)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(0s)、银(Ag)、金(Au)、锌(Zn)、钒(V)中的至少一种及其组合。

第一栅间隔物至第四栅间隔物140、240、340和440可以分别形成在第一栅电极至第四栅电极130、230、330和430的侧壁上。第一栅间隔物至第四栅间隔物140、240、340和440中的每一个可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)和碳氮氧化硅(SiOCN)中的至少一种。

第一封盖图案至第四封盖图案145、245、345和445可以分别形成在第一栅电极至第四栅电极130、230、330和430以及第一栅间隔物至第四栅间隔物140、240、340和440上。

第一封盖图案至第四封盖图案145、245、345和445中的每一个可以包括例如氧化硅(SiO₂)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)和碳氮氧化硅(SiOCN)中的至少一种。

在图2、图3和图5中，第一封盖图案至第四封盖图案145、245、345和445被示出为分别未填充第一栅沟槽至第四栅沟槽140t、240t、340t和440t的一部分。然而，这仅是为了便于描述所用的示例，并且实施例不限于该示例。

可以在每个第一鳍图案110上形成第一外延图案150。可以在每个第二鳍图案210上形成第二外延图案250。可以在每个第三鳍图案310上形成第三外延图案350。可以在每个第四鳍图案410上形成第四外延图案450。

第一外延图案150可以包括在使用第一鳍图案110作为沟道区的晶体管的源/漏中。第二外延图案250可以包括在使用第二鳍图案210作为沟道区的晶体管的源/漏中。第三外延图案350可以包括在使用第三鳍图案310作为沟道区的晶体管的源/漏中。第四外延图案450可以包括在使用第四鳍图案410作为沟道区的晶体管的源/漏中。

下层间绝缘膜191可以形成在场绝缘层105上，并且可以覆盖第一外延图案至第四外延图案150、250、350和450。下层间绝缘膜191可以形成在第一栅结构至第四栅结构120、220、320和420周围。下层间绝缘膜191可以至少部分地覆盖第一栅结构至第四栅结构120、220、320和420的侧壁。

下层间绝缘膜191的上表面可以与第一封盖图案至第四封盖图案145、245、345和445中的每一个的上表面位于相同的平面中。下层间绝缘膜191的下表面可以位于第一封盖图案至第四封盖图案145、245、345和445中的每一个的下表面下方。

虽然未示出，但是下层间绝缘膜191还可以包括沿第一外延图案至第四外延图案150、250、350和450的上表面延伸的蚀刻停止层。

第一元件隔离结构180可以设置在第三鳍图案310和第四鳍图案410之间。第一元件隔离结构180可以设置在第三鳍图案310的短边310b和第四鳍图案410的短边410b之间。第一元件隔离结构180可以分离第三鳍图案310和第四鳍图案410。第一元件隔离结构180可以设置在第二栅结构220和第三栅结构320之间。

第一元件隔离结构180包括在第一方向X上延伸的第一边180a和在第二方向Y上延伸的第二边180b。第一元件隔离结构180的第一边180a可以面对第一栅结构120的短边120b。第一元件隔离结构180的第二边180b可以面对第三鳍图案310的短边310b和第四鳍图案410的短边410b。

第一元件隔离结构180和第一栅结构120可以在第二方向Y上对准。第一元件隔离结构180设置在沿第二方向Y延伸的第一栅结构120的延长线上。

第一元件隔离结构180可以设置在下层间绝缘膜191中包括的第一隔离沟槽180t中。第一元件隔离结构180可以填充第一隔离沟槽180t。第一隔离沟槽180t可以形成在第三外延图案350和第四外延图案450之间。

在第三外延图案350与第四外延图案450之间在第二方向Y上延伸的第一隔离沟槽180t的侧壁可以由第一虚设间隔物185、下层间绝缘膜191以及第三鳍图案310和第四鳍图案410限定。

第一元件隔离结构180的上表面比第三鳍图案310和第四鳍图案410的上表面高。例如，第一元件隔离结构180的上表面可以与下层间绝缘膜191的上表面位于相同的平面中。第一元件隔离结构180的上表面可以与第二栅结构至第四栅结构220、320和420的上表面位于相同的平面中。

在图3中，由第三鳍图案310和第四鳍图案410限定的第一隔离沟槽180t的侧壁之间的宽度随着距衬底100的距离增加而增加。例如，由第三鳍图案310和第四鳍图案410限定的第一隔离沟槽180t的侧壁之间的第一隔离沟槽180t在第一方向X上的宽度可以在远离衬底100的上表面的向上方向上逐渐增加。然而，实施例并不限于这种情况。例如，根据替代实施例，由第三鳍图案310和第四鳍图案410限定的第一隔离沟槽180t的侧壁之间的宽度可以不随着距衬底100的距离增加而改变。

在图4中，在第一方向X上延伸的第一隔离沟槽180t的侧壁的一部分可以由场绝缘层105限定。第一隔离沟槽180t的一部分可以但不是必须地凹进到场绝缘层105中。

第一隔离沟槽180t的底表面可以由场绝缘层105、衬底100和剩余的鳍RF限定。剩余的鳍RF可以是在用于形成第一隔离沟槽180t的蚀刻工艺中去除鳍图案部分之后剩余的部分。与附图不同，剩余的鳍RF也可以不存在。

第一元件隔离结构180可以包括例如氮化硅、氧化硅、碳化硅、碳氮化硅、碳氧化硅、氮氧化硅、碳氮氧化硅和氧化铝中的至少一种。尽管第一元件隔离结构180被示出为单层，但这仅是为了便于描述所用的示例，并且第一元件隔离结构180不限于单层。

第一虚设间隔物185和第一栅间隔物140的材料成分可以相同。与附图不同，第一虚设间隔物185可以不设置在第一元件隔离结构180的侧壁上。

栅绝缘支撑件160可以设置在第一鳍图案110和第三鳍图案310之间的场绝缘层105上。栅绝缘支撑件160可以在第二方向Y上与第一鳍图案110和第三鳍图案310间隔开。

栅绝缘支撑件160可以设置在第一栅结构120和第一元件隔离结构180之间。栅绝缘支撑件160可以设置在第一栅结构120和第一元件隔离结构180之间的场绝缘层105上。

栅绝缘支撑件160可以分离第一栅结构120和第一元件隔离结构180。栅绝缘支撑件160可以穿过第一栅结构120和第一元件隔离结构180之间。第一栅结构120和第一元件隔离结构180可以沿第二方向Y设置，且栅绝缘支撑件160介于第一栅结构120和第一元件隔离结构180之间。

栅绝缘支撑件160接触第一栅结构120和第一元件隔离结构180。

应当理解，当某一元件被称为“接触”另一元件或“与”另一元件“接触”时，在接触点处不存在中间元件。

栅绝缘支撑件160包括在第一方向X上延伸的第一边160a和在第二方向Y上延伸的第二边160b。第一栅结构120和第一元件隔离结构180接触栅绝缘支撑件160的第一边160a。

在根据实施例的半导体器件中，栅绝缘支撑件160在第一方向X上的宽度W22(参见图5)可以大于或等于第一栅结构120在第一方向X上的宽度W21(参见图2)。

在图1和图5中，栅绝缘支撑件160在第一方向X上的宽度W22大于第一栅结构120在第一方向X上的宽度W21。

另外，在图1和图5中，栅绝缘支撑件160不接触第二栅结构220和第三栅结构320。然而，实施例并不限于这种情况。

栅绝缘支撑件160可以设置在下层间绝缘膜191中包括的绝缘沟槽160t中。栅绝缘支撑件160可以填充绝缘沟槽160t。在图4和图5中，绝缘沟槽160t的侧壁的一部分可以凹进到场绝缘层105中并由场绝缘层105限定。然而，实施例并不限于这种情况。

在图4中，由场绝缘层105限定的第一隔离沟槽180t的底表面被示出为比绝缘沟槽160t的底表面更靠近衬底100。然而，实施例并不限于这种情况。

栅绝缘支撑件160可以包括例如氮化硅、氧化硅、碳化硅、碳氮化硅、碳氧化硅、氮氧化硅、碳氮氧化硅和氧化铝中的至少一种。尽管在图4和图5中将栅绝缘支撑件160示出为单层，但这仅是为了便于描述所用的示例，并且栅绝缘支撑件160不限于单层。

在图4中，第一栅绝缘层135不沿栅绝缘支撑件160的侧壁延伸。第一栅电极130可以接触栅绝缘支撑件160。例如，在第一方向X上延伸的第一栅电极130的侧壁可以接触在第一方向X上延伸的栅绝缘支撑件160的侧壁。在图5中，栅绝缘支撑件160的上表面可以与下层间绝缘膜191的上表面位于相同的平面中。栅绝缘支撑件160的上表面可以与第二栅结构至第四栅结构220、320和420的上表面位于相同的平面中。

上层间绝缘膜192形成在下层间绝缘膜191、栅绝缘支撑件160、第一元件隔离结构180以及第一栅结构至第四栅结构120、220、320和420上。层间绝缘膜190包括下层间绝缘膜191和上层间绝缘膜192。下层间绝缘膜191和上层间绝缘膜192中的每一个可以包括但不限于氧化硅、氮化硅、氮氧化硅、可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂氧化硅(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合物材料或它们的组合。

图7示出了根据实施例的半导体器件。图8示出了根据实施例的半导体器件。图9示出了根据实施例的半导体器件。为了便于描述，对以下实施例的描述主要集中在与上面参照图1至图6描述的元件和特征的不同之处。

参照图7，在根据实施例的半导体器件中，第一栅绝缘层135包括沿第一方向X上的栅绝缘支撑件160的侧壁延伸的部分。

第一栅绝缘层135可以在第一栅电极130和栅绝缘支撑件160之间延伸。

参照图8，在根据实施例的半导体器件中，第一栅电极至第四栅电极130、230、330和430可以分别部分地填充第一栅沟槽至第四栅沟槽140t、240t、340t和440t。

第一封盖图案至第四封盖图案145、245、345和445可以分别填充在形成第一栅电极至第四栅电极130、230、330和430之后剩余的第一栅沟槽至第四栅沟槽140t、240t、340t和440t。第一栅间隔物至第四栅间隔物140、240、340和440的上表面可以与第一封盖图案至第四封盖图案145、245、345和445的上表面位于相同的平面中。

尽管在附图中第一栅绝缘层至第四栅绝缘层135、235、335和435被示出为不在第一封盖图案至第四封盖图案145、245、345和445与第一栅间隔物至第四栅间隔物140、240、340和440之间延伸，但实施例不限于这种情况。

参照图9，在根据实施例的半导体器件中，第一栅电极至第四栅电极130、230、330和430的上表面可以与下层间绝缘膜191的上表面位于相同的平面中。

第一栅电极至第四栅电极130、230、330和430的上表面可以与栅绝缘支撑件160(参见图5)的上表面和第一元件隔离结构180(参见图3)的上表面位于相同的平面中。第一栅结构至第四栅结构120、220、320和420可以分别不包括封盖图案145、245、345和445。

图10示出了根据实施例的半导体器件。图11示出了根据实施例的半导体器件。为了便于描述，对以下实施例的描述主要集中在与上面参照图1至图6描述的元件和特征的不同之处。

参照图10，根据实施例的半导体器件还可以包括在栅绝缘支撑件160和场绝缘层105之间从场绝缘层105的上表面突出的连接间隔物120cs。

连接间隔物120cs可以凹进到栅绝缘支撑件160中。例如，连接间隔物120cs在竖直方向上的高度小于第二栅间隔物至第四栅间隔物240至440在竖直方向上的高度。连接间隔物120cs的底表面与第二栅间隔物至第四栅间隔物240、340和440的底表面可以接触场绝缘层105。因此，第二栅间隔物至第四栅间隔物240、340和440的上表面高于连接间隔物120cs的上表面。

另外，连接间隔物120cs直接连接到第一栅结构120。连接间隔物120cs直接连接到设置在第一元件隔离结构180的侧壁上的第一虚设间隔物185。连接间隔物120cs接触第一栅结构120。连接间隔物120cs和第一栅间隔物140的材料成分可以相同。

栅绝缘支撑件160的底表面可以由场绝缘层105和连接间隔物120cs限定。

参照图11，在根据实施例的半导体器件中，下层间绝缘膜191的一部分可以介于栅绝缘支撑件160和场绝缘层105之间。

栅绝缘支撑件160的底表面包括由场绝缘层105限定的第一部分以及由下层间绝缘膜191限定的第二部分。栅绝缘支撑件160的第二部分可以沿第一方向X设置，且栅绝缘支撑件160的第一部分介于第二部分之间。

底表面由场绝缘层105限定的栅绝缘支撑件160可以接触场绝缘层105。底表面由下层间绝缘膜191限定的栅绝缘支撑件160可以不接触场绝缘层105。

图12和图13示出了根据实施例的半导体器件。图14和图15示出了根据实施例的半导体器件。为了便于描述，对以下实施例的描述主要集中在与上面参照图1至图6描述的元件和特征的不同之处。

参照图12和图13，深沟槽DT可以形成在第一鳍图案110和第三鳍图案310之间的衬底100中。

深沟槽DT可以比限定第一鳍图案110的长边110a(参见图1)和第三鳍图案310的长边310a(参见图1)的鳍沟槽FT深。场绝缘层105填充深沟槽DT。

栅绝缘支撑件160可以形成在填充深沟槽DT的场绝缘层105上。

参照图14和图15，根据实施例的半导体器件还可以包括在第一鳍图案110和第三鳍图案310之间从衬底100突出的突出图案FP。

突出图案FP的高度小于第一鳍图案110的高度和第三鳍图案310的高度。突出图案FP的高度小于场绝缘层105的与第一栅电极130重叠的部分的高度。

例如，突出图案FP的上表面可以被场绝缘层105覆盖。突出图案FP可以在第一方向X上延伸，但不必一定如此(参见图1)。

尽管栅绝缘支撑件160的底表面被示出为高于突出图案FP的上表面，但是实施例不限于这种情况。栅绝缘支撑件160也可以接触突出图案FP。在这种情况下，突出图案FP的上表面未被场绝缘层105覆盖。

图16示出了根据实施例的半导体器件。图17和图18示出了根据实施例的半导体器件。为了便于描述，对以下实施例的描述主要集中在与上面参照图1至图6描述的元件和特征的不同之处。

参照图16，根据实施例的半导体器件可以包括穿透层间绝缘膜190的接触部195。

接触部195可以分别连接到第一外延图案150和第二外延图案250。虽然接触部195被示出为不接触第一栅结构至第四栅结构120、220、320和420，但是实施例不限于这种情况。

尽管每个接触部195被示出为单个结构，但是实施例不限于这种情况。每个接触部195也可以包括在衬底100的厚度方向上排列的多个结构。

接触部195可以包括例如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、氮化钨(WN)、碳氮化钨(WCN)、钨(W)、钴(Co)、钌(Ru)、钼(Mo)、镍(Ni)、铝(Al)、铜(Cu)和掺杂多晶硅中的至少一种。与图中不同，还可以在接触部195和外延图案150和250之间形成硅化物层。

参照图17和图18，在根据实施例的半导体器件中，填充鳍切割沟槽ST的场绝缘层105的上表面可以与第一鳍图案110的上表面和第二鳍图案210的上表面处于相同的高度或更高的高度。

限定第一鳍图案110的短边110b的第一鳍图案110的侧壁以及限定第二鳍图案210的短边210b的第二鳍图案210的侧壁可以被场绝缘层105覆盖。

例如，第一栅结构120不覆盖限定第一鳍图案110的短边110b(参见图1)的第一鳍图案110的侧壁。第二栅结构220不覆盖限定第二鳍图案210的短边210b(参见图1)的第二鳍图案210的侧壁。

图19是根据实施例的半导体器件的示意性平面图。图20是沿图19的线D-D截取的截面图。为了便于描述，对以下实施例的描述主要集中在与上面参照图1至图6描述的元件和特征的不同之处。

参照图19和图20，在根据实施例的半导体器件中，栅绝缘支撑件160在第一方向X上的宽度可以小于或等于第一栅结构120在第一方向X上的宽度。

栅绝缘支撑件160可以形成在第一虚设间隔物185之间。第一虚设间隔物185可以设置在栅绝缘支撑件160的侧壁上。第一虚设间隔物185可以沿栅绝缘支撑件160的侧壁和第一元件隔离结构180的侧壁延伸。

绝缘沟槽160t可以与第一虚设间隔物185对准。在半导体器件制造工艺中，可以使用第一虚设间隔物185作为掩模来形成绝缘沟槽160t。

图21是根据实施例的半导体器件的示意性平面图。图22是沿图21的线B-B截取的截面图。图23是沿图21的线D-D截取的截面图。图24是沿图21的线F-F截取的截面图。为了便于描述，对以下实施例的描述主要集中在与上面参照图1至图6描述的元件和特征的不同之处。

参照图21至图24，根据实施例的半导体器件还可以包括第五鳍图案510、第二元件隔离结构181和连接隔离结构182。

第五鳍图案510可以从衬底100突出。第五鳍图案510可以在衬底100上沿第一方向X延伸。第五鳍图案510可以包括在第一方向X上延伸的长边510a和在第二方向Y上延伸的短边510b。

第五鳍图案510可以在作为纵向的第一方向X上与第三鳍图案310和第四鳍图案410对准。第三鳍图案310至第五鳍图案510可以在第一方向X上顺序布置。第四鳍图案410可以设置在第三鳍图案310和第五鳍图案510之间。第四鳍图案410和第五鳍图案510可以由第二隔离沟槽181t分开。第三鳍图案310至第五鳍图案510设置在形成相同导电类型晶体管的区域中。

第二栅结构220可以与第二鳍图案210相交，但是可以不与第四鳍图案410和第五鳍图案510相交。第二栅结构220可以延伸直到栅绝缘支撑件160。第四栅结构420可以设置在第二鳍图案210和第五鳍图案510上，以与第二鳍图案210和第五鳍图案510相交。

可以在每个第四鳍图案410上形成第四外延图案450。可以在每个第五鳍图案510上形成第五外延图案550。

第二元件隔离结构181可以设置在第四鳍图案410和第五鳍图案510之间。第四鳍图案410可以设置在第一元件隔离结构180和第二元件隔离结构181之间。第二元件隔离结构181可以设置在第四鳍图案410和第五鳍图案510的短边之间。

第二元件隔离结构181可以分离第四鳍图案410和第五鳍图案510。第一元件隔离结构180和第二元件隔离结构181可以设置在第三栅结构320和第四栅结构420之间。

第二元件隔离结构181包括在第一方向X上延伸的第一边181a和在第二方向Y上延伸的第二边181b。第二元件隔离结构181的第一边181a可以面对第二栅结构220的短边220b。第二元件隔离结构181的第二边181b可以面对第四鳍图案410和第五鳍图案510的短边。

第二元件隔离结构181和第二栅结构220可以在第二方向Y上对准。第二元件隔离结构181设置在沿第二方向Y延伸的第二栅结构220的延长线上。

第二元件隔离结构181可以设置在下层间绝缘膜191中包括的第二隔离沟槽181t中。第二元件隔离结构181可以填充第二隔离沟槽181t。

第二隔离沟槽181t可以形成在第四外延图案450和第五外延图案550之间。在第四外延图案450和第五外延图案550之间在第二方向Y上延伸的第二隔离沟槽181t的侧壁可以由第二虚设间隔物186、下层间绝缘膜191以及第四鳍图案410和第五鳍图案510限定。

第二元件隔离结构181的上表面高于第四鳍图案410和第五鳍图案510的上表面。例如，第二元件隔离结构181的上表面可以与下层间绝缘膜191的上表面位于相同的平面中。

第二元件隔离结构181的上表面可以与第三栅结构320和第四栅结构420的上表面位于相同的平面中。

在图22中，由第四鳍图案410和第五鳍图案510限定的第二隔离沟槽181t的侧壁之间的宽度随着距衬底100的距离增加而增加。例如，由第四鳍图案410和第五鳍图案510限定的第二隔离沟槽181t的侧壁之间在第一方向X上的宽度随着距衬底100的距离增加而逐渐增加。然而，实施例并不限于这种情况。例如，由第四鳍图案410和第五鳍图案510限定的第二隔离沟槽181t的侧壁之间在第一方向X上的宽度可以随着距衬底100的距离增加而保持相同。

在图24中，在第一方向X上延伸的第二隔离沟槽181t的侧壁的一部分可以由场绝缘层105限定。第二隔离沟槽181t的一部分可以但不是必须地凹进到场绝缘层105中。

第二隔离沟槽181t的底表面可以由场绝缘层105、衬底100和剩余的鳍RF限定。剩余的鳍RF可以是在用于形成第二隔离沟槽181t的蚀刻工艺中去除鳍图案部分之后剩余的部分。与附图不同，剩余的鳍RF也可以不存在。

在图24中，由场绝缘层105限定的第二隔离沟槽181t的底表面被示出为比绝缘沟槽160t的底表面更靠近衬底100。然而，实施例并不限于这种情况。

第二元件隔离结构181可以包括例如氮化硅、氧化硅、碳化硅、碳氮化硅、碳氧化硅、氮氧化硅、碳氮氧化硅和氧化铝中的至少一种。尽管第二元件隔离结构181被示出为单层，但这仅是为了便于描述所用的示例，并且第二元件隔离结构181不限于单层。

第二虚设间隔物186和第二栅间隔物240的材料成分可以相同。与附图不同，第二虚设间隔物186可以不设置在第二元件隔离结构181的侧壁上。

连接隔离结构182可以设置在第一元件隔离结构180和第二元件隔离结构181之间。连接隔离结构182可以连接第一元件隔离结构180和第二元件隔离结构181。第二元件隔离结构181可以通过连接隔离结构182连接到第一元件隔离结构180。

连接隔离结构182可以连接第一元件隔离结构180的上部和第二元件隔离结构181的上部。连接隔离结构182的上表面可以与第一元件隔离结构180和第二元件隔离结构181的上表面位于相同的平面中。

连接隔离结构182可以覆盖第四鳍图案410和第四外延图案450。下层间绝缘膜191的一部分可以设置在连接隔离结构182与每个第四鳍图案410之间。

例如，下层间绝缘膜191的一部分可以设置在连接隔离结构182与每个第四外延图案450之间。例如，基于第一元件隔离结构180和第二元件隔离结构181的底表面，连接隔离结构182的下表面高于第四鳍图案410的上表面和第四外延图案450的上表面。

第一元件隔离结构180和第二元件隔离结构181以及连接隔离结构182可以包括在整体隔离结构180ST中。例如，第一元件隔离结构180和第二元件隔离结构181以及连接隔离结构182可以在同一工艺中形成，以产生整体结构。

连接隔离结构182可以包括例如氮化硅、氧化硅、碳化硅、碳氮化硅、碳氧化硅、氮氧化硅、碳氮氧化硅和氧化铝中的至少一种。

栅绝缘支撑件160可以设置在第一栅结构120和第一元件隔离结构180之间以及在第二栅结构220和第二元件隔离结构181之间。栅绝缘支撑件160可以设置在第一栅结构120和第一元件隔离结构180之间以及第二栅结构220和第二元件隔离结构181之间的场绝缘层105上。

栅绝缘支撑件160可以分离第二栅结构220和第二元件隔离结构181。栅绝缘支撑件160可以穿过第二栅结构220和第二元件隔离结构181之间。第二栅结构220和第二元件隔离结构181可以沿第二方向Y设置，且栅绝缘支撑件160介于第二栅结构220和第二元件隔离结构181之间。

栅绝缘支撑件160接触第二栅结构220和第二元件隔离结构181。栅绝缘支撑件160可以接触连接隔离结构182。

栅绝缘支撑件160包括在第一方向X上延伸的第一边160a和在第二方向Y上延伸的第二边160b。第二栅结构220和第二元件隔离结构181接触栅绝缘支撑件160的第一边160a。连接隔离结构182可以接触栅绝缘支撑件160的第一边160a。

在根据实施例的半导体器件中，栅绝缘支撑件160在第一方向X上的宽度大于第一栅结构120在第一方向X上的宽度和第二栅结构220在第一方向X上的宽度。尽管在图23中栅绝缘支撑件160被示出为不接触第三栅结构320和第四栅结构420，但是实施例不限于这种情况。

图25示出了根据实施例的半导体器件。图26示出了根据实施例的半导体器件。为了便于描述，对以下实施例的描述主要集中在与上面参照图21至图24描述的元件和特征的不同之处。

参照图25，在根据实施例的半导体器件中，连接隔离结构182可以接触第四外延图案450。

在用于形成连接隔离结构182的蚀刻工艺中，可以露出第四外延图案450的上表面。连接隔离结构182可以形成在露出的第四外延图案450上。

参照图26，在根据实施例的半导体器件中，连接隔离结构182的一部分可以凹进到第四外延图案450中。

在用于形成连接隔离结构182的蚀刻工艺中，可以蚀刻第四外延图案450的一部分。连接隔离结构182可以形成在经部分蚀刻的第四外延图案450上。

图27是根据实施例的半导体器件的示意性平面图。图28是沿图27的线B-B截取的截面图。为了便于描述，对以下实施例的描述主要集中在与上面参照图21至图24描述的元件和特征的不同之处。

参照图27和图28，在根据实施例的半导体器件中，第一元件隔离结构180与第二元件隔离结构181分离。

用于连接第一元件隔离结构180和第二元件隔离结构181的连接隔离结构未设置在第一元件隔离结构180和第二元件隔离结构181之间。

用于连接第一元件隔离结构180和第二元件隔离结构181的连接隔离结构未设置在第四鳍图案410和第四外延图案450上。

图29是根据实施例的半导体器件的示意性平面图。图30是沿图29的线C-C截取的截面图。为了便于描述，对以下实施例的描述主要集中在与上面参照图1至图6描述的元件和特征的不同之处。

参照图29和图30，在根据实施例的半导体器件中，第一栅结构120可以接触第一元件隔离结构180。

第一栅结构120的短边120b可以接触第一元件隔离结构180的第一边180a。彼此接触的第一栅结构120和第一元件隔离结构180可以沿第二方向Y排成一行。

第一栅电极130、第一栅绝缘层135和第一封盖图案145可以与第一元件隔离结构180接触。

图31至图34是示出根据实施例的制造半导体器件的方法的一些步骤的视图。

参照图31，形成在第一方向X上对准的第一鳍图案110和第二鳍图案210。第一鳍图案110和第二鳍图案210在第一方向X上彼此间隔开。

形成在第一方向X上延伸的预鳍(Pre-fin)F1。预鳍F1在第二方向Y上与第一鳍图案110和第二鳍图案210间隔开。

参照图32，在第一鳍图案110和预鳍F1上形成预栅结构120G和第三栅结构320。

预栅结构120G和第三栅结构320中的每一个与第一鳍图案110和预鳍F1相交。预栅结构120G与第一鳍图案110的包括第一鳍图案110的短边110b在内的端部重叠。第三栅结构320不与第一鳍图案110的端部重叠。

在第二鳍图案210和预鳍F1上形成第二栅结构220和第四栅结构420。

第二栅结构220和第四栅结构420中的每一个与第二鳍图案210和预鳍F1相交。第二栅结构220与第二鳍图案210的包括第二鳍图案210的短边210b在内的端部重叠。第四栅结构420不与第二鳍图案210的端部重叠。

在示例中，预栅结构120G可以包括通过替代金属栅(RMG)工艺形成的栅电极。在另一示例中，预栅结构120G可以在RMG工艺之前包括虚设模制栅极。

在根据实施例的制造半导体器件的方法中，预栅结构120G被描述为包括通过RMG工艺形成的栅电极。

参照图33，形成用于切割预栅结构120G的栅绝缘支撑件160。

栅绝缘支撑件160可以将预栅结构120G分成第一栅结构120和第五栅结构120RG。

第一栅结构120可以与第一鳍图案110相交。第五栅结构120RG与预鳍F1相交。

参照图34，可以部分地去除第五栅结构120RG和预鳍F1。

作为部分去除预鳍F1的结果，预鳍F1可以分成第三鳍图案310和第四鳍图案410。

可以在已经去除了第五栅结构120RG和预鳍F1的位置处形成第一元件隔离结构180。

栅绝缘支撑件160可以接触第一元件隔离结构180和第一栅结构120。

尽管已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员应理解，在不脱离所附权利要求所限定的本发明构思的精神和范围的情况下，可以进行形式和细节上的多种改变。因此，期望这些实施例在所有方面被认为是说明性的而不是限制性的，参考所附权利要求而不是前述描述来表示本发明的范围。