阅读说明：本技术 一种低时延与低开销的dbpsk解调器 (DBPSK demodulator with low time delay and low overhead ) 是由 卢有亮 胡再青 姜书艳 向新明 任伟 卢鹏宇 陈勇 郑伟生 于 2019-09-25 设计创作，主要内容包括：本发明公开一种低时延与低开销的DBPSK解调器,应用于通信领域,针对现有DBPSK解调中存在时延过大和开销过大的缺陷,本发明通过传统cordic算法将前N/3次的迭代运算结果存储至小容量ROM查找表中,并结合概率加法器,若当前迭代次数i小于或等于N/3时,通过ROM查找表地址得到在ROM查找表中存储的迭代结果；若当前迭代次数i大于N/3时,通过在ROM查找表中找到第N/3次迭代结果,利用概率加法器和移位寄存器进行i-N/3次迭代运算；所述校正模块对当前迭代结果采用最佳一致逼近法进行校正；从而降低dbpsk解调器的时延与开销。(The invention discloses a DBPSK demodulator with low time delay and low cost, which is applied to the field of communication, and aims at the defects of overlarge time delay and overlarge cost in the conventional DBPSK demodulation.A traditional cordic algorithm is used for storing the previous N/3 times of iterative operation results into a small-capacity ROM lookup table, and a probability adder is combined, if the current iterative times i are less than or equal to N/3, the iterative results stored in the ROM lookup table are obtained through the ROM lookup table address; if the current iteration number i is larger than N/3, an N/3 th iteration result is found in a ROM lookup table, and a probability adder and a shift register are used for performing i-N/3 times of iteration operation; the correction module corrects the current iteration result by adopting an optimal consistent approximation method; thereby reducing the delay and overhead of the dbpsk demodulator.)

一种低时延与低开销的DBPSK解调器

技术领域

本发明属于通信领域，特别涉及一种DBPSK解调器。

背景技术

数字通信技术的快速发展为国民经济发展以及现代国防建设提供了重要的支持，而调制解调技术作为数字信号处理的重要组成部分，也得到了越来越多的关注。调制解调的意义在于为了使数字信号在带通信道中传输，必须用数字基带信号对载波进行调制，以使信号与信道的特性相匹配。

这种用数字基带信号控制载波，把数字基带信号变换为数字带通信号的过程称为数字调制，在接收端通过解调器把带通信号还原成数字基带信号的过程称为数字解调。数字调制包含PSK、ASK以及FSK等多种方式，其中BPSK是PSK中最为简单的一种，但是，在BPSK信号载波恢复过程中可能出现相干载波与接收信号完全反相的情况，此时解调出的数字基带信号会与发送的数字基带信号正好相反，判决器输出的码元符号全部出错，为了避免这种现象，实际应用中常常使用差分相移键控，即DBPSK，因此研究DBPSK调制解调技术具有重要的意义。

在DBPSK解调中常用cordic算法进行相位的求解，现有的cordic算法可通过移位和加减等步骤计算平方根、正余弦、模、相位以及完成坐标变换，易于在FPGA等VLSI器件中实现。但是现有的cordic算法需要进行迭代运算求解相位，使得在DBPSK解调中存在以下问题：

1、开销过大；

2、时延过大。

发明内容

为解决上述技术问题，本发明提出一种低时延与低开销的DBPSK解调器，利用小容量查找表结合概率加法器的方法帮助减小开销和时延。

本发明采用的技术方案为：一种低时延与低开销的DBPSK解调器，包括：调制信号输入模块、成型滤波器、cordic模块、相位差分模块，通过调制信号输入模块调制的信号输入成型滤波器中，成形滤波后的信号输入cordic模块进行相位求解，cordic模块输出的相位结果送入差分模块进行相位差分。

本发明将概率加法器引入到DBPSK解调中的cordic模块以解决现有DBPSK解调存在的开销过大的问题；具体的：采用概率加法器替换cordic模块中传统的加法器；考虑到在cordic模块中需要进行多次迭代运算，使用概率加法器时需要的时钟频率高，会出现时延问题，本发明引入小容量查找表以减少cordic算法中的迭代次数，从而降低在使用概率加法器所带来的时延问题；具体的：

所述cordic模块，还包括：存储前N/3次的迭代运算结果的ROM查找表、迭代运算模块以及校正模块，迭代运算模块包括概率加法器、移位寄存器，若当前迭代次数i小于或等于N/3时，通过ROM查找表地址得到在ROM查找表中存储的迭代结果；若当前迭代次数i大于N/3时，通过在ROM查找表中找到第N/3次迭代结果，利用概率加法器和移位寄存器进行i-N/3次迭代运算；所述校正模块对当前迭代结果采用最佳一致逼近法进行校正。

ROM查找表中存储的前N/3次的迭代运算结果通过传统的cordic算法计算得到。

所述N小于或等于16；所述ROM查找表最大地址小于或等于63。

本发明的有益效果：通过将小容量查找表结合概率加法器引入到DBPSK解调器硬件实现中，由于概率加法器具有低开销优点，利用小容量查找表可以帮助解决使用概率加法器所带来的时延问题，将二者有效结合可以帮助优化DBPSK解调器的时延和开销问题。

附图说明

图1是基于小容量ROM查找表结合概率加法器的cordic硬件实现；

图2是小容量ROM查找表存储原理框图；

图3是本发明提出的一种低时延与低开销的DBPSK解调器硬件设计。

具体实施方式

为便于本领域技术人员理解本发明的技术内容，下面结合附图对本发明内容进一步阐释。

本发明为一种基于小容量查找表结合概率加法器实现低时延与低开销的DBPSK解调器设计，在DBPSK解调中常用cordic算法进行相位的求解，因为cordic算法可通过移位和加减等步骤计算平方根、正余弦、模、相位以及完成坐标变换，易于在FPGA等VLSI(Verylarge scale integration，超大规模集成)器件中实现。

将概率加法器引入到DBPSK解调中的cordic模块可以帮助节约资源占用，但是概率加法器对时钟要求较高，每处理n位的时钟需要2ⁿ时钟周期，而在DBPSK解调器中的cordic模块需要用到大量的加法器，因此使用概率加法器能够帮助节约资源，降低开销。但是在cordic模块中需要进行多次迭代运算，当使用概率加法器时需要的时钟频率高，且会出现时延问题，因此需要考虑降低输入数据位数或者尽可能减少迭代次数，来帮助解决时延问题。

如图1所示为是利用小容量ROM查找表结合概率加法器实现cordic模块，本发明引入小容量ROM查找表帮助减少cordic算法中的迭代次数，从而降低在使用概率加法器所带来的时延问题，当进行N次迭代的时候，考虑将输入信号的角度限制在[0,π/4]范围内，将前N/3次的迭代运算的结果x_i,y_i,z_i(i<＝N/3)存储到ROM查找表中。

迭代次数N一般不超过16，表里面存储的数据是最初不超过6次迭代运算的结果，因此该小容量ROM查找表所需最大地址不超过2⁰+2¹+2²+2³+2⁴+2⁵＝63。

剩余部分的迭代运算使用概率加法器实现加法操作，当迭代次数大于N/3次的时候可以使用概率加法器实现迭代运算，最后再利用最佳一致逼近法进行结果校正。

如图2所示为小容量ROM查找表存储原理框图，本发明采用传统cordic算法计算迭代次数i<＝N/3的运算结果，并将前N/3迭代运算结果转换到概率域存储至ROM查找表中，当输入x,y,z进行迭代的次数少于N/3次的时候，可通过ROM查找表地址得到存储在ROM查找表中的结果，当i>N/3时，在查找表中找到第N/3次迭代结果的地址，从而利用概率加法器和移位寄存器实现i-N/3次的迭代运算。

将上述cordic模块运用到DBPSK解调中，如图3所示，将调制信号进行成型滤波，滤波后的信号送入cordic模块求解信号相位，cordic求解相位的公式如下：

x_i+1＝x_i-d_iy_i2^-i

y_i+1＝y_i+d_ix_i2^-i

z_i+1＝z_i-d_iθ_i

x,y分别表示输入信号的在直角坐标中的横纵坐标，z表示最初相位，z_i+1表示迭代完成后的最终相位，d_i代表旋转方向，取+1代表顺时针，取-1代表逆时针，将前N/3次的迭代结果x,y,z存放在ROM查找表中。

然后将x_i,y_i,z_i(i<＝N/3)送入后续迭代中，使用概率加法器和移位寄存器完成后续部分的迭代，概率加法器设计主要包括前向转换、计算单元、后向转换。最后再对结果进行校正，从而求得精确的信号相位p＝z_i+1。

将相位结果送入差分模块进行相位差分，先求得相位的绝对值|p|，然后对差分相位做出判决，如果相位大于90度，则判决输出为1，否则判决输出为0，最后得到解调后的基带信号。

综上所述，本发明使用小容量查找表与概率计算结合的方式实现低时延与低开销的DBPSK解调器，引入概率加法器可以帮助降低开销，但是其需要较大时钟周期，同时在解调中的cordic模块需要进行大量的迭代运算存在时延问题，因此在时间上存在明显劣势，使用小容量查找表可以在一定程度上帮助解决时延问题，将小容量查找表与概率计算有效结合可以帮助DBPSK解调器降低开销和时延。

本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。