阅读说明：本技术 具有半级联的电流镜布置 (Current mirror arrangement with half-cascade ) 是由 D·阿克司因 O·弗罗迪 于 2021-04-29 设计创作，主要内容包括：本公开涉及具有半级联的电流镜布置。示例电流镜布置包括电流镜电路,被配置为在输入晶体管Q1处接收输入电流信号并在输出晶体管Q2处输出镜像信号。该布置还包括半级联电路,该半级联电路包括晶体管Q3、Q4和两端无源网络。晶体管Q3耦合到输出晶体管Q2并与其级联。晶体管Q4耦合到晶体管Q3。晶体管Q3的基极/栅极耦合到偏置电压Vref,并且晶体管Q4的基极/栅极通过两端无源网络耦合到偏置电压Vref1。通过选择适当的无源网络阻抗并选择适当的偏置电压Vref和Vref1,可以减少这种电流镜布置的输出电流的非线性。(The present disclosure relates to a current mirror arrangement with a half-cascade. An example current mirror arrangement includes a current mirror circuit configured to receive an input current signal at an input transistor Q1 and output a mirror signal at an output transistor Q2. The arrangement also includes a semi-cascode circuit comprising transistors Q3, Q4 and a two-terminal passive network. A transistor Q3 is coupled to and cascaded with the output transistor Q2. Transistor Q4 is coupled to transistor Q3. The base/gate of transistor Q3 is coupled to a bias voltage Vref, and the base/gate of transistor Q4 is coupled to a bias voltage Vref1 through a two terminal passive network. The non-linearity of the output current of such a current mirror arrangement can be reduced by selecting the appropriate passive network impedance and selecting the appropriate bias voltages Vref and Vref 1.)

具体实施方式

综述

本公开的系统、方法和设备每个都具有几个创新方面，没有任何一个单独地负责本文公开的所有期望的属性。在下面的描述和附图中阐述了本说明书中描述的主题的一种或多种实施方式的细节。

在本公开的一方面，描述了具有半级联的电流镜布置。可以以许多不同的方式来实现具有半级联的电流镜布置的精确设计，所有这些方式都在本公开的范围内。在根据本公开的各种实施例的设计变型的一个示例中，可以针对具有半级联的电流镜布置的每个晶体管分别做出选择以采用双极型晶体管(例如，其中各种晶体管可以是NPN或PNP晶体管)，场效应晶体管(FET)，例如金属氧化物半导体(MOS)技术晶体管(例如，其中各种晶体管可以是N型MOS(NMOS)或P型MOS(PMOS)晶体管)，或一个或多个FET和一个或多个双极晶体管的组合。鉴于此，在以下描述中，参考晶体管的第一、第二和第三端子来描述晶体管。如果晶体管是双极晶体管，则晶体管的“第一端子”用于指代基极端子；如果晶体管是FET，则晶体管的“第一端子”用于指栅极端子；如果晶体管是双极型晶体管，则晶体管的“第二端子”是指集电极端子，如果晶体管是FET，则晶体管的“第二端子”用于指代漏极端子；如果晶体管是双极型晶体管，则晶体管的“第三端子”是指发射极端子，如果晶体管是FET，则晶体管的“第三端子”用于指源极端子。无论给定技术的晶体管是N型晶体管(例如，如果晶体管是双极型晶体管，则为NPN晶体管；如果晶体管是FET，则为NMOS晶体管)还是P型晶体管(例如，如果晶体管是双极型晶体管，则为PNP晶体管；如果晶体管是FET，则为PMOS晶体管)，这些术语都保持不变。

在根据本公开的各个实施例的设计变型的另一示例中，可以针对具有半级联的电流镜布置的每个晶体管分别做出选择，将哪些晶体管实现为N型晶体管(例如，用于实现为FET的晶体管的NMOS晶体管，或用于实现为双极型晶体管的晶体管的NPN晶体管)，以及将哪些晶体管实现为P型晶体管(例如，用于实现为FET的晶体管的PMOS晶体管，或用于实现为双极型晶体管的晶体管的PNP晶体管)。在其他示例中，在各种实施例中，可以选择采用哪种类型的晶体管架构。例如，如本文所述的具有半级联的电流镜布置的被实施为FET的任何晶体管可以是平面晶体管或非平面晶体管，例如FinFET、纳米线晶体管或纳米带晶体管。在图4-7中示出了具有半级联的电流镜布置的一些示例性实施方式。然而，与本文提供的描述一致的具有半级联的电流镜布置的任何实现都在本公开的范围内。

示例布置可以包括电流镜电路和在本文中被称为“半级联”电路的电路。电流镜电路可以包括输入晶体管Q1和输出晶体管Q2，并且可以被配置为在输入处接收输入信号(例如输入电流信号I_IN)并且在输出处输出镜像信号(例如镜像电流信号IM)，其中IM＝K*I_IN，其中K是电流增益，它是一个大于0的正数(该值可以但不一定是整数)。对于双极实施例实施例，K的值可以指示(例如，等于或基于)输出晶体管Q2的发射极的面积与输入晶体管Q1的发射极的面积之比。对于FET实现实施例，K的值可以指示输出晶体管Q2的纵横比与输入晶体管Q1的纵横比的比，其中其中FET晶体管的纵横比可以定义为该晶体管的沟道宽度除以其沟道长度。在K大于0但小于1的实施例中，乘以K倍意味着衰减电流。在K大于1的实施例中，乘以K倍意味着增加或获得电流。半级联电路可以包括晶体管Q3和Q4，以及两端无源网络(例如，电阻器)。如果晶体管Q3和Q4是双极晶体管，则晶体管Q3和Q4中的每一个可以处于共基极配置，或者如果晶体管Q3和Q4是FET，则其可以处于共栅配置。晶体管Q3可以耦合到输出晶体管Q2，并与输出晶体管Q2形成级联。晶体管Q4可以耦合到晶体管Q3。晶体管Q3的基极/栅极可以耦合到偏置电压Vref，并且晶体管Q4的基极/栅极可以通过两端无源网络耦合到偏置电压Vref1。通过选择两端无源网络的适当阻抗并为晶体管Q3和Q4选择适当的偏置电压Vref和Vref1，可以减少来自这种电流镜布置的输出电流的非线性。例如，可以将两端无源网络的阻抗选择为使得晶体管Q4的基极/栅极端子的电压摆幅基本上是感兴趣频率处的输出摆幅的一半。另一方面，偏置电压Vref和Vref1可以被选择为使得偏置/栅极端子与晶体管Q3的输出之间的静态电压基本上等于偏置/栅极端子与晶体管Q4的输出之间的静态电压。

术语“半级联”是选择以在本公开中使用的术语，以反映晶体管Q3、Q4的电路以及两端无源网络(特别是电路的包括晶体管Q4的部分，该晶体管Q4通过两端无源网络耦合到偏置电压Vref1)可以被视为介于具有级联设备和没有任何级联设备之间。通常，要实现具有两个晶体管的级联器件(其中一个晶体管是级联晶体管，另一个晶体管是级联晶体管)，则将电压源直接施加到级联晶体管的基极/栅极端子(即，级联晶体管的基极/栅极电压是恒定的)。这样，可以使级联晶体管的发射极/源极端子电压以及因此的级联晶体管的集电极/漏极端电压保持恒定。相反，本文所述的晶体管Q4的基极/栅极电压被允许基于(即根据变化而变化)电流镜布置输出端的信号而上下移动。随后，级联晶体管的发射极/源极电压也随着输出信号而变化。因此，所提出的布置介于具有级联设备(即，在级联晶体管上具有恒定的基极/栅极电压)和不具有任何级联设备(即，基极/栅极电压，因此，级联晶体管的发射极/源极电压随输出信号移动)之间。与此相符，在本公开中可以将具有耦合至其基极/栅极端子的串行两端无源网络的晶体管Q4称为“半级联级”。在进一步的实施例中，电流镜布置可以包括多个这样的半级联级，例如，如图6和图7所示。

如本领域的技术人员将认识到的，如本文中所描述的，本公开的方面，特别是具有半级联的电流镜布置的方面，可以以各种方式来体现，例如，作为方法或系统。以下详细描述给出了特定某些实施例的各种描述。但是，本文所述的创新可以以多种不同的方式体现，例如，如权利要求书或选择的示例所定义和涵盖的那样。举例来说，虽然本文中关于双极(例如，NPN或PNP实施方案)或场效应(例如，NMOS或PMOS实施方案)晶体管提供一些描述，但本文所述的电流镜布置的其他实施例可包括任何双极晶体管和FET的组合。

在下面的描述中，参考附图，其中相似的附图标记可以指示相同或功能相似的元件。将理解的是，附图中示出的元件不必按比例绘制。此外，将理解的是，某些实施例可以包括比附图中示出的元件更多的元件和/或附图中示出的元件的子集。此外，一些实施例可以结合来自两个或更多个附图的特征的任何合适的组合。

利用本文提供的众多示例，可以根据两个、三个、四个或更多个电子组件来描述交互。但是，这样做只是出于清楚和示例的目的。应当理解，可以以任何合适的方式来合并本文描述的设备和系统。沿着类似的设计替代方案，可以以各种可能的配置来组合本发明的任何示出的组件、模块和元件，所有这些显然都在本公开的广泛范围内。在某些情况下，仅参考有限数量的电气元件来描述一组给定流程的一个或多个功能可能会更容易。应当理解，本附图及其教导的电路易于扩展，并且可以容纳大量组件，以及更复杂或更复杂的布置和配置。因此，所提供的示例不应限制范围或抑制可能潜在地应用于无数其他架构的电子电路的广泛教导。

该描述可以使用短语“在一个实施例中”或“在实施例中”，其可以分别指代相同或不同实施例中的一个或多个。除非另有说明，否则使用序数形容词“第一”、“第二”和“第三”等来描述一个共同的对象，仅表示正在引用相同对象的不同实例，而并非意图暗示如此描述的对象必须在时间、空间、等级或任何其他方式上以给定的顺序。使用本领域技术人员通常用来向本领域其他技术人员传达其工作实质的术语来描述说明性实施例的各个方面。例如，术语“连接”是指所连接的物体之间的直接电连接，而没有任何中间设备/组件，而术语“耦合”是指所连接事物之间的直接电连接，或者是通过一个或多个无源或有源中间设备/组件的间接电连接。在另一示例中，术语“电路”是指一个或多个无源和/或有源组件，其被布置为彼此协作以提供期望的功能。如果使用的话，基于本文所述或本领域已知的特定值的上下文，术语“基本上”，“大约”、“大概”等可以用来通常指在目标值的+/-20％以内，例如在目标值的+/-10％以内。为了本公开的目的，短语“A和/或B”或符号“A/B”表示(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。当参考测量范围使用时，术语“在...之间”包括测量范围的末端。如本文所用，符号“A/B/C”是指(A，B和/或C)。

电流镜的基础

为了说明本文中提出的具有半级联的电流镜布置的目的，首先理解当电流被镜像时可能起作用的现象可能是有用的。可以将以下基础信息视为可以适当地解释本公开的基础。提供这些信息仅出于解释的目的，因此，不应以任何方式解释为限制本公开及其潜在应用的广泛范围。

图1提供了具有电流增益为K的电流镜100的简单的单端NPN双极晶体管实现的电路图，如本领域中已知的。如图1所示，电流镜100可以包括第一晶体管Q1(可以称为“输入晶体管”)和第二晶体管Q2(可以称为“输出晶体管”)。输入电流102(I_IN)可以由输入电流源104提供(即，要在电流镜100的输出处镜像的电流以生成输出电流108)。电流镜100可以首先通过将晶体管Q1置于反馈中以迫使晶体管Q1的集电极端子110(或者简称为“集电器”110)上的电流等于输入电流102，在节点106(节点N1)上产生控制电压(电压VN1)。晶体管Q1的发射极端子112(或简称为“发射极”112)可接地，如图1所示。晶体管Q1的基极端子114(或简称为基极114)可以耦合到晶体管Q2的基极124。可以利用携带输入电流信息的电压VN1来驱动输出晶体管Q2的基极124，以产生输出电流108。图1还指示了晶体管Q2的集电极120和晶体管Q2的发射极122，其中如图1所示，发射极122可以接地，并且输出电流108是集电极120处的电流。当晶体管Q2的发射极面积是晶体管Q1的发射极面积的K倍时，输出电流108(I_O)可能等于K·I_IN。

双极晶体管集电极电流的简化模型由下式给出：

其中I_C、A、I_S、V_BE和V_t分别是集电极电流、发射极面积、单位面积饱和电流、基极-发射极电压和热电压。尽管集电极电流(I_C)与基极-发射极电压(V_BE)之间的关系(即等效的输入电流I_IN和VN1)之间是很强的非线性关系，但输入-输出电流的镜像关系是线性的，即I_O＝K·I_IN。

上面给出的基本分析在理解电流镜在高工作频率下的性能下降时有许多缺点。图2提供了电流镜200的NPN实施方式的电路图。电流镜200与图1的电流镜电路100基本相同，除了它另外示出了用于高工作频率的相关寄生元件。换句话说，图2示出了可能降低电路100的带宽和线性度的重要寄生器件。应当理解，在附图中示出并且在本文中讨论的寄生部件是指不是故意在电路中制造的部件，而是电路图表示的可能由电路表现出的无意影响或行为。

图2中具有在图1中示出的附图标记的元件旨在示出与关于图1所描述的元件相同或相似的元件，因此，为了简洁起见，不再重复对其的描述。这适用于本公开的其他附图-参考一个附图描述的具有附图标记的元件可以与另一附图中所示的具有相同附图标记的元件相同或相似，因此为一个图形提供的描述适用于另一图形，而不必重复。

电流镜200可能受到寄生电容216、寄生电容218、寄生电容220、寄生电容228和电阻224(可用于将电流镜的输出电流转换为电压)中的一个或多个的影响，它们中的每一个如图2所示地耦合。

寄生电容216可以表示与节点106相关联的所有路由寄生电容、104输入电流源负载节点106的寄生电容、以及晶体管Q1和Q2的集电极-衬底电容和非本征基极端子寄生电容器。注意，基于现代SOI工艺的双极型晶体管集电极-衬底电容器相对较小，可以看作是线性的。寄生电容218可以代表晶体管Q1的本征基极-发射极正向偏置电容。寄生电容220可以代表晶体管Q2的本征基极-发射极正向偏置电容(如果晶体管Q2的发射极面积比晶体管Q1的发射极面积大K倍，则可能比寄生电容218大K倍)。寄生电容228可以代表晶体管Q2的本征基极-集电极结寄生电容。电阻224可以代表电流镜100/200的输出电阻(RO)。

本公开的发明人认识到，从对图2中的电路的分析可以看出，对于双极晶体管实施方式，可以识别出三种降低电流镜的带宽和/或线性度的不同机制。一种是由于寄生电容器引起的带宽降低。另一个是由于本征基极-集电极结寄生电容(例如，图2所示的寄生电容228)的非线性而导致的线性劣化。第三个是由于线性寄生电容216而导致的线性下降。

类似地，可以为电流镜电路的FET实现识别许多线性下降机制。FET实现的一种降级机制是由于寄生电容器引起的带宽降级，类似于双极实现。另一个是由于节点106上的线性电容负载导致的线性下降。第三个是由于栅极-漏极电容C_GD导致的线性下降。

本公开的发明人进一步认识到，对这些劣化机制中的至少一些进行改进可以在设计线性宽带电流镜方面提供改进。

电流镜布置级联设备

通常，可以实施不同的技术来改善上述一个或多个问题，其中必须做出一些折衷，例如，在具有复杂性的交易性能中。如上所述，本公开的实施例旨在解决与输出晶体管Q2的基极-集电极结寄生电容有关的非线性。由于电流镜输出处的静态电流很大，非线性基极-集电极结的寄生电容可能很大，这在宽带设计中很常见。基极-集电极结的寄生电容可能会在输出节点处将输出信号摆幅转换为非线性电流，并给电流镜的二极管侧加载，从而降低整体线性度，并且由于米勒效应而降低电流镜带宽。本公开的实施例基于以下认识：用一个或多个半级联级实现半级联可以提供关于减少与基极-集电极结寄生电容有关的非线性的改进。

对于高频应用，级联技术主要用于将电路的输入侧与由其输出处的大摆幅引起的信号干扰隔离开。该技术可以有效消除正在加载节点106的米勒效应，从而降低反射镜的带宽及其线性度。在图3中示出了级联技术的示例，其提供了电流镜布置300的NPN实施方式的电路图，该电流镜布置300可以被称为“级联电流镜300”。图3示出了由晶体管Q1和Q2形成的电流镜，类似于图1所示。图3还示出了与晶体管Q2相关的本征基极-集电极结寄生电容228，以及电阻224，类似于图2。图2中的其他寄生电容未在图3中示出，因为现在焦点集中在基极-集电极结寄生电容上。

如图3所示，除了由晶体管Q1和Q2形成的电流镜之外，级联电流镜300还包括晶体管Q3。类似于晶体管Q1和Q2，晶体管Q3可以是具有集电极330、发射极332和基极334的NPN晶体管。晶体管Q3的发射极332可以耦合到晶体管Q2的集电极120。晶体管Q3的集电极330可以耦合到输出电阻224或输出电流108。晶体管Q3的基极334可以耦合到参考电压Vref。晶体管Q3可用于保持晶体管Q2的集电极节点电压基本恒定，或者用不同的措词使从晶体管Q2集电极端子看到的等效阻抗等于1/gm₃，而不是输出电阻224的等效阻抗。图3进一步示出了与晶体管Q3相关联的寄生电容328，其是与电容228相似的本征基极-集电极结电容。因此，级联电流镜300可以包括两个固有的基极-集电极结电容，分别与图3所示的晶体管Q2和Q3相关联。在级联电流镜300中，未示出通过晶体管Q1的本征基极-集电极结电容的非线性电流，因为该晶体管的本征基极-集电极结电容上的信号摆幅基本上等于零。

尽管级联电流镜300在减轻米勒效应方面可以提供改善，但是它并不能改善由晶体管Q3的非线性反向偏置电容328注入到输出电流的非线性电流。这种非线性电流会限制可实现的线性度，尤其是在电容228和328以及输出摆幅较大时，可能需要生成高频信号的应用中(例如，用作模数转换器(ADC)的驱动信号)。

示例体半级联的电流镜布置

为了减少归因于与晶体管Q2和Q3相关联的固有基极-集电极结电容228和328的输出处的非线性电流，本公开的实施例提议向图3中所示的布置添加一个或多个半级联级。尤其是，本文所述的半级联布置旨在通过有效地减小跨这些电容器的信号摆幅来减小基极-集电极结电容的非线性电流(例如，通过有效地减小图4所示的晶体管Q3和Q4的基极和集电极端子之间的信号摆幅)。由于电流镜布置的输出节点上的摆幅是由模块规格设置的，因此减小基极-集电极结电容(例如，图4中的428和328)上信号摆幅的唯一可行方法是让相应的基极端子随输出节点上的摆幅摆动。根据本公开的一些实施例，其第一示例在图4中示出，其提供了具有单级半级联的电流镜布置400的NPN实施方式的电路图。

电流镜布置400包括图3所示的所有元件，为简洁起见，在此不再重复其描述(图4进一步用参考数字480标记电路的正电源，并用参考数字482标记电路的负电源，例如地电势)。另外，电流镜布置400还包括晶体管Q4，该晶体管Q4的发射极端子442耦合至晶体管Q3的集电极端子330，并且其基极端子444经由电阻器450耦合至偏置电压Vref1(例如，基极端子444可以耦合到电阻器450的第一端子，并且偏置电压Vref1可以耦合到电阻器450的第二端子)。

电阻器450是示例性表示，其通常可以是任何其他两端无源网络。因此，尽管在图4中示出了电阻器450，但是总体上，电流镜布置400可以包括任何其他的两端无源网络450，其可以包括一个或多个无源部件，例如电阻器、电容器和电感器。在一些实施例中，就减小的复杂度而言，使用电阻器作为两端无源网络450可能是有利的。在其他实施例中，两端无源网络450可以在晶体管Q4的基极端子444处包括复阻抗而不是简单电阻，以进一步扩展电流镜布置400的线性工作频带。

图4进一步示出了晶体管Q4的集电极端子440可以耦合到电流镜布置400的输出108，并且还示出了可以与晶体管Q4相关联的寄生基极-集电极结电容428。

晶体管Q3、Q4和两端无源网络450一起可以被看作是“半级联布置”，其中晶体管Q4和两端无源网络450是是半级联布置的单级。具有半级联布置的电流镜布置400可以如下操作。

电流镜布置400通过有效地减小寄生电容器428上的信号摆动(通过使基极端子444上的电压随电流镜布置400的输出处的电压(例如，电阻器224上的电压)一起摆动)降低由于基极-集电极结寄生电容而引起的非线性电流。

在图4所示的布置中，晶体管Q2是级联晶体管，并且晶体管Q3是级联晶体管，因此形成了级联。通过使晶体管Q2为共发射极配置并且使晶体管Q3为共基极配置，并且偏置电压Vref耦合至晶体管Q3的偏置端子334，晶体管Q3可以将晶体管Q2的集电极端子120上的电压保持基本恒定，从而在减小或消除上述米勒效应方面提供了改进。

可以选择偏置电压Vref和Vref1，使得晶体管Q3和Q4的静态基极-集电极电压基本相等。提供这样的偏置电压Vref和Vref1可以帮助确保晶体管Q3和Q4的基极-集电极电容328和428基本相等。

可以选择两端无源网络450的阻抗，以使得晶体管Q4的基极端电压摆幅基本上等于感兴趣频率处的输出摆幅的一半。由于晶体管Q4的发射极端子442处的电压将跟随其基极电压，因此相同的信号(即，输出摆幅的大致一半)出现在晶体管Q3的集电极端子330处。

在这样的配置中，跨越基极-集电极电容器428和328的信号摆幅是图3所示的级联电流镜300中的信号摆幅的一半。因此，相应的三阶非线性电流减小了8倍。与图3所示的级联电流镜300相比，图4的电流镜布置400中的非线性基极-集电极结电容的数量增加了一倍(因为现在，晶体管Q4除了晶体管Q3的基极-集电极结电容328之外，还贡献了基极-集电极结电容428)。因此，总的来说，与图3所示的级联电流镜300相比，由于图4的电流镜布置400中的基极-集电极寄生电容器引起的总的三阶非线性电流可能仅减小了4倍。然而，因数4仍然在线性方面提供了显着的改进。

以上提供的解释假设晶体管Q3和Q4的基极-集电极结寄生电容相等。但是，即使这两个基极-集电极电容器不相等，例如，由于考虑到净空，这里所描述的半级联仍然是有效的，并且由于输出处的基极-集电极结寄生电容而减小了总的三阶非线性电流。在这种情况下，两端无源网络450的阻抗可以相应地改变，但是仍要选择成使得晶体管Q4的所得基极电压摆幅实质上消除了在所关注的频率处的输出非线性失真。

为了概述电流镜布置400，该布置包括由在电流镜电路的输入处的输入晶体管Q1和在电流镜电路的输出处的输出晶体管Q2形成的电流镜电路。布置400还包括：半级联布置，包括晶体管Q3和Q4；和两端无源网络450。所述晶体管Q2处于共发射极配置，而所述晶体管Q3和所述晶体管Q4中每个均处于共基极配置。所述晶体管Q2的输出耦合到所述晶体管Q3的输入，所述晶体管Q3的输出耦合到所述晶体管Q4的输入，并且所述晶体管Q4的输出耦合到所述电流镜布置的输出。另外，所述晶体管Q3的基极端子耦合到偏置电压Vref，所述晶体管Q4的基极端子耦合到所述两端无源网络的第一端子，并且所述两端无源网络的第二端子耦合到偏置电压Vref1。可以选择偏置电压Vref和偏置电压Vref1，使得晶体管Q3的基极端子和输出之间的静态电压基本上等于晶体管Q4的基极端子和输出之间的静态电压。在给定的感兴趣频率下对于在电流镜布置400的输入处提供的输入信号，两端无源网络450的阻抗可以使得晶体管Q4的基极端子处的电压摆幅(其中电流镜布置400的输出例如可以是晶体管Q4的集电极端子)基本上等于电流镜布置400的输出处的电压摆幅的一半(其中电流镜布置400的输入可以例如是晶体管Q1的集电极端子)。以此方式，晶体管Q3和Q4被配置为使得在给定的感兴趣频率下，晶体管Q4的基极端子处的电压和晶体管Q3的集电极端处的电压随着电流镜布置400的输出处的电压变化而相应地变化。

尽管上面提供的具有单级半级联的电流镜配置的描述是指晶体管Q1-Q4的NPN实现(即，所有晶体管Q1-Q4都实现为NPN晶体管)，在其他实施例中，电流镜布置400的晶体管Q1-Q4可以被实现为PNP晶体管。图5提供了根据本公开的一些实施例的具有单级半级联的电流镜布置500的PNP实现的电路图。电流镜布置500基本上类似于电流镜布置400，除了电流镜布置400中的每个NPN晶体管被电流镜布置500中的PNP晶体管代替，并且正电源和负电源480、482被交换。在这样的配置中，参考图4提供的描述适用于电流镜布置500，除了交换了NPN和PNP晶体管，并且电源和电流方向相反。诸如“第一/基极端子”、“第二/集电极端子”和“第三/发射极端子”的名称保持相同。为了简洁起见，未提供对图5的详细描述，因为除了上面指出的更改外，它与图4的描述基本相似。

可以将上述的半级联方法推广到M个级联，以进一步将输出处的总三阶非线性电流减小M²倍。

图6提供了根据本公开的一些实施例的具有多个半级联级的电流镜布置600的NPN实施方式的电路图。

电流镜布置600包括图4所示的所有元件，为简洁起见，在此不再重复其描述。与仅包括晶体管Q4的单个半级联级和两端无源网络450的图4的布置相反，电流镜布置600包括M个这样的半级联级，其中M可以是大于1的任何整数。电流镜布置600的第一半级联级包括晶体管Q4和两端无源网络450。然后，图6示出了两列，每列3个点，示出了可在其中包括另外的半级联级，每个半级联级与第一半级联级基本相同。图6进一步示出了最后的第M个半级联级，其包括晶体管QM+3和两端无源网络650。第M个半级联级的晶体管中的符号“M+3”表示，例如，如果电流镜布置600包括2个半级联级，即M＝2，则最后一级的晶体管将是晶体管Q5(即M+3＝2+3＝5)或例如，如果电流镜布置600包括3个半级联级，即M＝3，则最后一级的晶体管将是晶体管Q6(即M+3＝3+3＝6)，依此类推。M个半级联级中的每一个中的晶体管Q可以与第一半级联级中的晶体管Q3基本相同，并且M个半级联级中的每一个中的两端无源网络可以基本上与第一半级联级的两端无源网络450基本相同，除了以下所述的区别之外。

考虑i是一个变量，该变量标识了电流镜布置600的给定的半级联级，即，i是一个等于或大于1且等于或小于M的整数。那么对于i＝1(即，对于电流镜布置600的第一半级联级)，则级i的晶体管(即级1)是晶体管Q4，级i(即级1)的两端无源网络是两端无源网络450。对于i>1，级i的晶体管Qi的基极端子耦合到级i的两端无源网络的第一端子，级i的两端无源网络的第二端子耦合到级i的相应偏置电压Vrefi，级i的晶体管晶体管Qi的发射极端子耦合到级i-1的晶体管Qi-1的集电极端子。此外，对于i<M，级i的晶体管Qi的集电极端子耦合至级i+1的晶体管Qi+1的发射极端子，且级M的晶体管QM+3的集电极端子耦合到电流镜布置600的输出。在这种装置中，对于介于1和M之间的任何i(包括i＝1和i＝M)，级i的两端无源网络的阻抗使得级i的晶体管Qi的基极端子处的电压摆幅基本上等于i×VO/(M+1)，其中VO是在给定的感兴趣频率下在电流镜布置600的输出处的电压摆幅，用于在电流镜布置的输入处提供输入信号。在一些实施例中，不同的级联级的各个偏置电压可以使得不同级的晶体管的静态基极-集电极电压相等。

尽管上面提供的具有多个半级联级的电流镜布置的描述是指电流镜电路的晶体管和半级联布置的晶体管的NPN实现(即，将所有晶体管Q1-QM+3实现为NPN晶体管)，但在其他实施例中，电流镜布置600可以被实现为PNP晶体管。图7提供了根据本公开的一些实施例的具有多个半级联级的电流镜布置700的PNP实现的电路图。电流镜布置700基本上类似于电流镜布置600，除了电流镜布置600中的每个NPN晶体管被电流镜布置700中的PNP晶体管代替，并且正电源和负电源480、482被交换。在这样的配置中，参考图6提供的描述适用于电流镜布置700，除了NPN和PNP晶体管被交换，并且电源和电流方向相反。诸如“第一/基极端子”、“第二/集电极端子”和“第三/发射极端子”的名称保持相同。为了简洁起见，未提供对图7的详细描述，因为除了上面指出的更改外，它与图6基本上相似。

变体和实现

尽管以上提供的描述涉及晶体管的双极实现，但是在其他实施例中，如本文所述的具有半级联的任何电流镜布置都可以包括FET。特别地，在如本文所述的具有半级联的任何电流镜布置的进一步实施例中，每个NPN晶体管可以被NMOS晶体管代替，并且每个PNP晶体管可以被PMOS晶体管代替。在这样的实施例中，上面参考带有双极晶体管的附图提供的描述是适用的，除了双极晶体管的“第一端子”或“基极端子”成为FET的“栅极端子”、双极晶体管的“第二端子”或“集电极端子”成为FET的“漏极端子”、双极晶体管的“第三端子”或“发射极”成为FET的“源极端子”之外。

在一个示例实施例中，可以在相关联的电子设备的板上实现本发明附图的任何数量的电路。该板可以是通用电路板，其可以容纳电子设备的内部电子系统的各种组件，并且还可以提供用于其他外围设备的连接器。更具体地说，该板可提供电连接，系统的其他组件可通过该电连接进行电通信。可以基于特定的配置需求、处理需求、计算机设计等，将任何合适的处理器(包括数字信号处理器、微处理器、支持芯片组等)、计算机可读非暂时性存储元件等适当地耦合至板。其他组件，例如外部存储器、附加传感器、用于音频/视频显示的控制器和外围设备，可以通过电缆作为插入卡连接到板上，也可以集成到板上。

在另一示例实施例中，本附图的电路可以被实现为独立模块(例如，具有关联的组件和电路的设备，该设备和电路配置为执行特定的应用程序或功能)或被实现为电子设备的专用硬件中的插入模块。注意，与部分半级联的电流镜布置有关的本公开的特定实施例可以容易地部分地或全部地包括在片上系统(SOC)封装中。SOC代表将计算机或其他电子系统的组件集成到单个芯片中的IC。它可能包含数字、模拟、混合信号以及经常具有的射频功能：所有这些功能都可以在单个芯片基板上提供。其他实施例可以包括多芯片模块(MCM)，其中多个分离的IC位于单个电子封装内并且被配置为通过电子封装彼此紧密地相互作用。在各种其他实施例中，可以在专用集成电路(ASIC)、现场可编程门阵列(FPGA)和其他半导体芯片中的一个或多个硅核中实现本文提出的具体的半级联的电流镜布置的功能。。

具有半级联的电流镜布置的示例系统

如上所述的具有半级联的电流镜布置的各种实施例可以在可以使用电流镜的任何种类的系统中实现。这种电流镜布置在需要既具有高线性又具有宽信号带宽的电流镜的系统中特别有用。根据本公开的一些实施例，在图8中示出了这种系统的一个示例，其提供了实现电流镜布置812的系统800的示意图。如图8所示，系统800可以包括ADC驱动器810和ADC 820。ADC驱动器810可以用于提供驱动信号以驱动ADC 820，使得ADC 820可以将模拟电信号转换为数字形式，例如用于数据处理的目的。特别地，ADC驱动器810可以包括电流镜布置812，该电流镜布置812可以根据如上所述的具体半级联的电流镜布置的任何实施方式来实现。例如，如上所述，电流镜布置812可以被实现为电流镜布置400、500、600或700，或者被实现为这些电流镜布置的任何其他实施例。然后，ADC驱动器810可以基于由电流镜布置812生成的输出信号来生成驱动信号。在各个实施例中，ADC驱动器810产生的驱动信号可用于驱动ADC 820的单或双差分输入。

在各种实施例中，由ADC驱动器810产生的驱动信号可以实现/实现诸如缓冲、幅度缩放、单端到差分和差分到单端转换、共模偏移调整和滤波的功能。换句话说，ADC驱动器810可以在数据转换级中充当信号调节元件，并且可以是使ADC 820能够实现其期望性能的关键因素。ADC 820可以是任何类型的ADC，例如但不限于逐次逼近寄存器(SAR)转换器、流水线转换器、闪存转换器或sigma-delta转换器。

图8所示的系统800仅提供了一个非限制性示例，其中可以使用如本文所述的电流镜布置，并且与如本文所述的具有半级联的电流镜布置有关的各种教导适用于多种其他系统。在一些情况下，如本文所述的具有半级联的电流镜布置的各种实施例可以用于汽车系统、安全关键型工业应用、医疗系统、科学仪器、无线和有线通信、雷达、工业过程控制、音频和视频设备、电流感应、仪器(可以非常精确)和各种基于数字处理的系统中。在其他情况下，如本文所述的具有半级联的电流镜布置的各种实施例可以在工业市场中使用，该工业市场包括有助于提高生产率、能量效率和可靠性的过程控制系统。在另外的场景中，可以在消费者应用中使用具有半级联的电流镜布置的各种实施例。

选择例子

以下段落提供了本文公开的各个实施例的例子。

例子1提供一种电流镜布置，包括电流镜电路和在本文中称为“半级联布置”的电路。电流镜电路包括在所述电流镜电路的输入处的晶体管Q1和在所述电流镜电路的输出处的晶体管Q2。半级联布置包括晶体管Q3、晶体管Q4和两端无源网络PN，包括一个或多个电阻器、电容器和电感器。所述晶体管Q1、Q2、Q3和Q4中的每一个具有第一端子、第二端子和第三端子。所述晶体管Q1的第一端子耦合到所述晶体管Q2的第一端子和所述晶体管Q1的第二端子。所述晶体管Q2的第二端子耦合到所述晶体管Q3的第三端子。所述晶体管Q3的第二端子耦合到所述晶体管Q4的第三端子。所述晶体管Q3的第一端子耦合到偏置电压Vref。所述晶体管Q4的第一端子耦合到所述两端无源网络PN的第一端子，并且所述两端无源网络PN的第二端子耦合到偏置电压Vref1。

例子2提供根据例子1的电流镜布置，其中偏置电压Vref和偏置电压Vref1使得晶体管Q3的第一端子和第二端子之间的静态电压(即当没有输入信号施加时的电压，例如当没有输入信号施加到电流镜的输入时的电压)基本上等于晶体管Q4的第一和第二端子之间的静态电压。

例子3提供根据例子1或2的电流镜布置，其中在给定的感兴趣频率下对于在电流镜布置的输入处提供的输入信号，所述两端无源网络PN的阻抗使得所述晶体管Q4的第一端子处的电压摆幅基本上等于所述电流镜布置的输出处的电压摆幅的一半。

例子4提供根据例子1或2的电流镜布置，其中所述电流镜布置包括M个级，其中M是大于1的整数，M个级的每个级i包括相应组的晶体管和两端无源网络(即a的其他例子)，其中i是1到M之间的整数(即，级1，…等等，直到级M中的每个)，并且每级i的晶体管具有第一端子、第二端子和第三端子。对于i＝1，级i(即级1)的晶体管是晶体管Q4并且级i(即级1)的两端无源网络是两端无源网络PN。对于i>1，级i的晶体管的第一端子耦合到级i的两端无源网络的第一端子，级i的两端无源网络的第二端子耦合到级i的相应偏置电压Vrefi，并且级i的晶体管的第三端子耦合到级i-1的晶体管的第二端子。

例子5提供根据例子4的电流镜布置，其中对于i<M，级i的晶体管的第二端子耦合到级i+1的晶体管的第三端子，并且级M的晶体管的第二端子耦合到所述电流镜布置的输出。

例子6提供根据例子4或5的电流镜布置，其中对于在1和M之间的任何i，级i的两端无源网络的阻抗使得级i的晶体管的第一端子处的电压摆幅基本上等于i×VO/(M+1)，其中在给定的感兴趣频率下对于在电流镜布置的输入处提供的输入信号，VO是所述电流镜布置的输出处的电压摆幅。

例子7提供根据例子1-6中任一项的电流镜布置，其中对于每个晶体管Q1、Q2、Q3和Q4，所述第一端子是基极端子，所述第二端子是集电极端子，并且所述第三端子是发射极端子。

例子8提供根据例子7的电流镜布置，其中每个晶体管Q2、Q3和Q4的发射极面积是所述晶体管Q1的发射极面积的K倍，其中K是正数(任何大于0的数字)。因此，K是电流镜电路的电流增益。

例子9提供根据例子1-6中任一项的电流镜布置，其中对于每个晶体管Q1、Q2、Q3和Q4，所述第一端子是栅极端子，所述第二端子是漏极端子，并且所述第三端子是源极端子。

例子10提供根据例子9的电流镜布置，其中每个晶体管Q2、Q3和Q4的纵横比是所述晶体管Q1的纵横比的K倍，其中K是正数。

例子11提供根据前述例子中任一项的电流镜布置，其中所述晶体管Q1的第二端子耦合到所述电流镜电路的输入，并且所述晶体管Q2的第二端子耦合到所述电流镜电路的输出。

例子12提供电流镜布置，包括电流镜电路和半级联布置。电流镜电路包括在所述电流镜电路的输入处的晶体管Q1和在所述电流镜电路的输出处的晶体管Q2。半级联布置包括晶体管Q3、晶体管Q4和两端无源网络。在这种电流镜布置中，所述晶体管Q2处于共发射极配置，所述晶体管Q3和所述晶体管Q4中每个均处于共基极配置，所述晶体管Q2的输出耦合到所述晶体管Q3的输入，所述晶体管Q3的输出耦合到所述晶体管Q4的输入，所述晶体管Q4的输出耦合到所述电流镜布置的输出，所述晶体管Q3的基极端子耦合到偏置电压Vref，所述晶体管Q4的基极端子耦合到所述两端无源网络的第一端子，并且所述两端无源网络的第二端子耦合到偏置电压Vref1。

例子13提供根据例子12的电流镜布置，其中所述偏置电压Vref和所述偏置电压Vref1使得所述晶体管Q3的基极端子和输出之间的静态电压基本等于所述晶体管Q4的基极端子和输出之间的静态电压。

例子14提供根据例子12或13的电流镜布置，其中两端无源网络包括一个或多个电阻器、电容器和电感器。

例子15提供根据例子12-14中任一项的电流镜布置，其中在给定的感兴趣频率下对于在电流镜布置的输入处提供的输入信号，所述两端无源网络的阻抗使得所述晶体管Q4的基极端子处的电压摆幅基本上等于所述电流镜布置的输出处的电压摆幅的一半。

例子16提供电流镜布置，包括电流镜电路，具有在所述电流镜电路的输入处的晶体管Q1和在所述电流镜电路的输出处的晶体管Q2、晶体管Q3和晶体管Q4。在这种电流镜布置中，所述晶体管Q1、Q2、Q3和Q4中的每一个具有第一端子、第二端子和第三端子，所述晶体管Q3的输入耦合到所述电流镜电路的输出，所述晶体管Q4的输入耦合到所述晶体管Q3的输出，所述晶体管Q4的输出耦合到所述电流镜布置的输出，并且晶体管Q3和Q4被配置为使得在给定的感兴趣频率下，晶体管Q4的第一端子处的电压和晶体管Q3的第二端子处的电压随着电流镜布置的输出处的电压的变化而相应地变化。

例子17提供根据例子16的电流镜布置，其中所述晶体管Q3与所述晶体管Q2级联。

例子18提供根据例子16或17的电流镜布置，其中所述晶体管Q4与所述晶体管Q3级联。

例子19提供根据例子16-18中任一项的电流镜布置，还包括两端无源网络，其中所述两端无源网络的第一端子耦合到所述晶体管Q4并且所述两端无源网络的第二端子耦合到偏置电压Vref1。

例子20提供根据例子19的电流镜布置，其中所述晶体管Q3耦合到第二偏置电压Vref，并且所述偏置电压Vref和所述偏置电压Vref1使得耦合到所述偏置电压Vref的晶体管Q3的端子与所述晶体管Q3的输出之间的静态电压基本上等于耦合到所述偏置电压Vref1的晶体管Q4的端子与所述晶体管Q4的输出之间的静态电压。

例子21提供一种包括ADC的电子设备，该ADC被配置为执行模数转换；还包括ADC驱动器，该ADC驱动器被配置为向ADC提供驱动信号以使ADC能够执行模数转换，该ADC驱动器包括根据前述示例中任一项的电流镜布置。

例子22提供根据例子21的电子设备，其中该电子设备是或包含在自动测试设备、测试设备、军用雷达/LIDAR、民用雷达/LIDAR、汽车雷达/LIDAR、工业雷达/LIDAR、蜂窝基站、高速有线或无线通信收发器或高速数字控制系统。

例子23提供一种ADC系统，该ADC系统包括被配置为执行模数转换的ADC；ADC驱动器，被配置为向ADC提供驱动信号，以使ADC能够执行模数转换，该ADC驱动器包括根据前述例子中任一项的电流镜布置。

在其他实施例中，除了被包括在ADC驱动器中之外，根据前述示例中的任何一个的电流镜布置可以被结合在电子设备的其他种类的组件中。可以结合根据前述示例中的任何一个的电流镜布置的其他组件的示例包括放大器、混频器和滤波器，例如，高速放大器、高速混频器和高速滤波器。反过来，这样的组件可以包括在诸如自动测试设备、测试设备、军用雷达/LIDAR、民用雷达/LIDAR、汽车雷达/LIDAR、工业雷达/LIDAR、蜂窝基站、高速有线或无线通信收发器或高速数字控制系统之类的设备中。