阅读说明：本技术 数据处理装置 (Data processing apparatus ) 是由 山崎尊永 于 2019-06-25 设计创作，主要内容包括：本发明提供数据处理装置,能够判定是否通过正常的上电复位电路使CPU进行启动而使软件进行动作,并能够判定上电复位电路是否正常。该数据处理装置具有：第1上电复位电路(2a),其与电源电压对应地生成第1上电复位信号；以及CPU(11),其根据由第1上电复位电路(2a)生成的第1上电复位信号进行启动而使软件进行动作,CPU(11)判定是否通过正常的第1上电复位信号使CPU(11)进行启动而使软件进行了动作。(The invention provides a data processing device, which can judge whether a CPU is started through a normal power-on reset circuit to enable software to operate, and can judge whether the power-on reset circuit is normal. The data processing apparatus includes: a 1 st power-on reset circuit (2a) that generates a 1 st power-on reset signal in accordance with a power supply voltage; and a CPU (11) which starts and operates the software according to the 1 st power-on reset signal generated by the 1 st power-on reset circuit (2a), wherein the CPU (11) judges whether the CPU (11) is started and operates the software according to the normal 1 st power-on reset signal.)

数据处理装置

技术领域

本发明涉及能够应用于符合面向汽车的功能安全标准的电子控制系统的数据处理装置。

背景技术

在搭载数字电路的微型计算机(以下称为微机)等的1C(集成电路)、LSI(大规模集成电路)中，为了对内部电路的触发电路的输出值进行初始化，在刚刚施加电源之后需要复位信号。

多个IC、LSI内置有检测电源电压并生成复位信号的上电复位(POR：Power-OnReset)电路。

上电复位电路在电源电压低于恒定电压时将复位信号置为有效(assert)而使IC、LSI的内部成为复位状态，在电源电压大于恒定电压时将复位信号置为无效(de-assert)而解除复位状态。

在专利文献1所记载的系统中，公开如下技术：在不具有用于从外部复位的专用端子(复位端子)的半导体集成电路中，上电复位电路发生了故障的情况下，从外部对半导体集成电路进行复位。即，具备如下机构：该机构能够在使用从外部接收时钟同步式串行通信的端子接收到特定比特模式的情况下，使内部电路产生复位信号。

专利文献1：日本特开2013-206149号公报

一般而言，在老化中上电复位电路发生了损坏时，无法对IC、LSI的内部正常地进行初始化，有可能导致动作异常。为了进行上电复位电路的功能安全应对，优选能够判定电源接通之后的逻辑电路是否被正常地复位而进行了启动，或能够判定上电复位电路自身是否正常。

但是，在专利文献1所记载的系统中，在上电复位电路发生了故障的情况下如果逻辑电路乍一看似乎正常启动，则无法区分是正常还是异常。此外，现有的系统无法判定上电复位电路的故障内容。

发明内容

本发明的课题在于提供使电子控制系统更加符合功能安全标准的数据处理装置。

本发明的数据处理装置的特征在于，具有：第1上电复位电路，其与电源电压对应地生成第1上电复位信号；以及处理部，其根据由所述第1上电复位电路生成的第1上电复位信号进行启动而使软件进行动作，所述处理部判定是否通过正常的所述第1上电复位信号使所述处理部进行启动而使所述软件进行了动作。

根据本发明的数据处理装置，当处理部根据第1上电复位信号进行启动而使软件进行动作时，处理部判定是否通过正常的第1上电复位信号使处理部进行启动而使软件进行了动作。

即，由于能够判定是否通过正常的第1上电复位信号使处理部进行启动而使软件进行了动作，所以可提供更加符合功能安全标准的数据处理装置。

附图说明

图1是具有本发明实施例1的上电复位电路的数据处理装置的结构框图。

图2是示出实施例1的数据处理装置中的控制电压与复位信号之间的关系的波形图。

图3是示出实施例1的数据处理装置中的各部件的动作的波形图。

图4是具有本发明实施例2的上电复位电路的数据处理装置的结构框图。

图5是示出实施例2的触发电路结构的一例的图。

图6是实施例2的解码器电路的真值表。

标号说明

1a、1b、3：多路复用器；2a、2b：POR电路；3：多路复用器；4：第1展宽电路(Stretchcircuit)；5：第2展宽电路；6：便笺式寄存器(scratch pad register)；7：数字/模拟转换电路(DAC电路)；8：触发电路(FF)；10：总线；11：CPU；12：存储器；13：计时器；14：POR(上电复位)判定部；15：第1输出电平判定电路；16：第2输出电平判定电路；17：模拟/数字转换电路；20：逻辑门；21：多路复用器；22：选择器。

具体实施方式

以下，参照附图详细说明本发明实施方式的数据处理装置。

(实施例1)

数据处理装置是能够应用于符合面向汽车的功能安全标准的电子控制系统的数据处理装置。数据处理装置具有多路复用器1a、1b、上电复位电路(POR电路)2a、2b、多路复用器3、第1展宽电路4、第2展宽电路5、便笺式寄存器6、数字/模拟转换电路(DAC电路)7、触发电路(FF)8、总线10、CPU 11、存储器12、计时器13和POR判定部14。此外，数据处理装置具有电源端子VDD、监视端子DACTST、第1输出电平判定电路15、第2输出电平判定电路16和模拟/数字转换电路(ADC电路)17。

便笺式寄存器6、数字/模拟转换电路7、触发电路8、存储器12、计时器13、POR判定部14、第1输出电平判定电路15、第2输出电平判定电路16和模拟/数字转换电路17连接于总线10，能够从CPU 11进行访问(读和/或写)。

接着，参照附图详细说明以这样的方式构成的实施例1的数据处理装置的动作。

关于在运行时间中(动作中)对本实施例的上电复位电路进行测试的结构和动作，进行说明。触发电路8对应于本发明的选择器，将“0”或“1”的输出作为选择信号输出到多路复用器1a、1b和多路复用器3。触发电路8构成为，无需接收复位信号，电源接通时的选择信号的初始值为“0”或“1”中的任意一个。

多路复用器1a是模拟多路复用器，在从触发电路8输入了选择信号“0”时，选择作为电源端子VDD的电压和监视端子DACTST的电压中的一个电压的电源端子VDD的电压并输出到上电复位电路2a。

多路复用器1b是模拟多路复用器，在从触发电路8输入了选择信号“0”时，选择作为电源端子VDD的电压和监视端子DACTST的电压中的另一个电压的监视端子DACTST的电压并输出到上电复位电路2b。

多路复用器la在从触发电路8输入了选择信号“1”时，选择监视端子DACTST的电压并输出到上电复位电路2a。

多路复用器lb在从触发电路8输入了选择信号“1”时，选择电源端子VDD的电压并输出到上电复位电路2b。

上电复位电路2a对应于本发明的第1上电复位电路，在从触发电路8输入了选择信号“0”时，与电源端子VDD的电压对应地生成第1上电复位信号。即，上电复位电路2a作为数据处理装置的复位电路发挥功能。

上电复位电路2a在从触发电路8输入了选择信号“1”时，与监视端子DACTST的电压对应地生成第1上电复位信号。即，上电复位电路2a成为对该上电复位电路2a的功能和特性进行测试的对象。

上电复位电路2b对应于本发明的第2上电复位电路，在从触发电路8输入了选择信号“0”时，与监视端子DACTST的电压对应地生成第2上电复位信号。即，上电复位电路2b成为对该上电复位电路2b的功能和特性进行测试的对象。

上电复位电路2b在从触发电路8输入了选择信号“1”时，与电源电压即电源端子VDD的电压对应地生成第2上电复位信号。即，上电复位电路2b作为数据处理装置的复位电路发挥功能。

上电复位电路2a的第1上电复位信号和上电复位电路2b的第2上电复位信号分别经由第1输出电平判定电路15和第2输出电平判定电路16输出到总线10。CPU 11能够经由总线10读取第1上电复位信号和第2上电复位信号。

根据以上的结构，能够在动作中对上电复位电路进行测试。

如图2所示，上电复位电路2a和上电复位电路2b分别与电源电压的电平对应地使输出信号(第1上电复位信号)的电平发生变化。在电源电压低于第1电压VTH1时，输出信号是低电平，在电源电压高于第1电压VTH1时，输出信号是高电平。这里，例如，也有时在上电复位电路中设置低于第1电压VTH1的第2电压VTH2，以具有滞后特性。

向被选择为利用触发电路8对功能和特性进行测试的电路的上电复位电路提供由CPU 11控制的DAC电路7的输出电压。数字/模拟转换电路7的输出电压是对电源电压的变化进行模拟而得的电压。同时，CPU 11能够经由第1输出电平判定电路15或第2输出电平判定电路16和总线10检测从该上电复位电路输出的复位信号的电平，对是否可获得图2所示的特性进行测试。另外，在该测试中、作为数据处理装置的复位电路发挥功能的上电复位电路对电源端子VDD的电压电平进行监视，因此，能够根据电源电压的状态随时输出上电复位信号。

CPU 11以上述的方式判定为未被选择的、即被选择为对功能和特性进行测试的电路的上电复位电路生成了正常的上电复位信号。即，由于能够判定为上电复位电路2b正常，所以能够使电子控制系统符合功能安全标准。

接着，CPU 11使触发电路8的电平反转，调换2个上电复位电路的作用。然后，如上所述，能够对作为对功能和特性进行测试的电路发挥功能的上电复位电路进行测试。在该期间，作为复位电路发挥功能的上电复位电路也继续发挥功能。

另外，也可以将数字/模拟转换电路7生成的电压经由模拟/数字转换电路17输入到CPU 11。CPU 11能够在运行时间中检查数字/模拟转换电路7生成的电压是否准确。并且，也可以将数字/模拟转换电路7生成的电压从监视端子DACTST输出到外部。该情况下，能够通过外部设备检查数字/模拟转换电路7和模拟/数字转换电路17正常。一般通过制造数据处理装置之后的出厂检查来实施该检查。

接着，说明对是否通过正常的第1上电复位信号使处理部启动而使软件进行了动作的情况进行判定的结构和动作。

多路复用器3在从触发电路8输入了选择信号“0”时，将上电复位电路2a的第1上电复位信号作为内部信号A输出到第1展宽电路4和便笺式寄存器6。多路复用器3在从触发电路8输入了选择信号“1”时，将上电复位电路2b的第2上电复位信号作为内部信号A输出到第1展宽电路4和便笺式寄存器6。

如图3所示，第1展宽电路4生成将基于来自上电复位电路2a或上电复位电路2b的上电复位信号的内部信号A的有效期间(低电平期间)延长了第1规定时间(时刻t1至时刻t2的期间)的内部信号B，并输出到第2展宽电路5。此外，内部信号B对数字/模拟转换电路7、CPU 11、存储器12、计时器13和模拟/数字转换电路17等系统内部逻辑电路进行复位。

CPU 11对应于本发明的处理部，通过使内部信号B无效(negate)(成为高电平)而解除复位状态，进行启动而使软件进行动作。

第2展宽电路5将由第1展宽电路4使有效期间延长的内部信号B的有效期间进一步延长第2规定时间(时刻t2至时刻t3的期间)而作为内部信号C，并经由POR判定部14输出到总线10。

POR判定部14在CPU 11执行存储器12所存储的上电复位判定程序时检测内部信号C的电平并输出到总线10。这里，如图3所示，设使内部信号B无效的时刻、即CPU 11的启动时刻为t2、使内部信号C无效的时刻为t3。此外，设时刻t3的刚刚之前的时刻为t23、时刻t3的刚刚之后的时刻为t34。

当CPU 11在时刻t2进行启动时，CPU 11在时刻t23从计时器13向CPU 11输出内部信号D。CPU 11将内部信号D作为触发条件，通过POR判定部14检测内部信号C的电平。接着，CPU 11在时刻t34从计时器13向CPU 11输出内部信号D。CPU 11将内部信号D作为触发条件，通过POR判定部14检测内部信号C的电平。如果内部信号C的电平在时刻t23成为低电平且在时刻t34成为高电平，则CPU 11判断为软件基于正常的上电复位进行了启动。如果未满足上述条件，则CPU 11能够判断为在未进行上电复位的情况下程序进行了启动，估计为系统存在异常或故障。

另外，如果上电复位电路2a或上电复位电路2b输出的上电复位信号中存在使数据处理装置可靠地复位的时间宽度，则也可以省略第1展宽电路4。

便笺式寄存器6对应于本发明的寄存器，构成为根据内部信号而被初始化。在CPU11的启动之后，CPU 11将便笺式寄存器6的值改写为初始值以外的值。在通常动作中，上电复位电路2a或上电复位电路2b因错误动作而输出了由后级的展宽电路检测不到的脉冲信号的情况下，便笺式寄存器6的值被初始化。因此，CPU 11能够根据便笺式寄存器6的值，检测出由上电复位电路输出未预料的较细的复位脉冲等的错误动作。

这样，根据实施例1的数据处理装置，当CPU 11根据内部信号B进行启动而使软件进行动作时，CPU 11判定是否通过正常的第1上电复位信号使CPU 11自身启动而使软件进行了动作。

即，由于能够判定是否通过正常的第1上电复位信号使CPU 11进行启动而使软件进行了启动，所以能够使电子控制系统符合功能安全标准。

(实施例2)

实施例2的数据处理装置具有逻辑门20和多路复用器21，并且替代1比特宽度的触发电路8具有多比特的选择器22的方面与实施例1的数据处理装置不同。

逻辑门20构成为取上电复位电路2a、2b的输出的逻辑或(OR)并输出到多路复用器21。

多路复用器21构成为在选择信号s2为0时选择逻辑门20的输出信号，在选择信号s2为1时选择多路复用器3的输出。

选择器22由触发电路和解码器电路构成。触发电路例如为2比特结构，具有如其中的至少上位比特在电源接通时被初始化为0的物理结构。例如，如图5所示，触发电路构成为失去输出负载的平衡。解码器电路的真值表成为如图6所示的内容。选择器22将解码器电路的多个选择信号分别输出到多路复用器la、lb、3、21。

如果在对实施例2的数据处理装置施加电源时，触发电路的2比特的电平以二进制数表示为0x，则解码器电路的输出成为000x。这时，逻辑门20的输出用于系统的复位。当CPU11将触发电路以二进制数改写为10时，上电复位电路2a被用作监视电源电压的上电复位功能，上电复位电路2b被用作对功能和特性进行测试的对象。此外，当CPU 11将触发电路以二进制数改写为11时，上电复位电路2a被用作对功能和特性进行测试的对象，上电复位电路2b被作监视电源电压的上电复位功能。

根据实施例2的数据处理装置，除了能够获得与实施例1相同的效果以外，还使多个上电复位电路2a、2b的输出的逻辑或成为上电复位信号。即，即使在任意一个上电复位电路发生了故障的情况下，也能够对电子控制系统进行复位，因此，能够使电子控制系统符合功能安全标准。此外，与实施例1同样地实施上电复位电路的功能和特性的测试。