阅读说明：本技术 半导体结构及其形成方法 (Semiconductor structure and forming method thereof ) 是由 周飞 于 2018-06-26 设计创作，主要内容包括：一种半导体结构及其形成方法,其中方法包括：提供基底,所述基底表面具有鳍部和隔离结构,所述隔离结构的顶部低于鳍部的顶部,且覆盖鳍部的部分侧壁；在所述隔离结构的顶部表面形成保护层；形成所述保护层之后,在所述鳍部底部掺入掺杂离子。所述方法形成的器件性能较好。(A semiconductor structure and a method of forming the same, wherein the method comprises: providing a substrate, wherein the surface of the substrate is provided with a fin part and an isolation structure, the top of the isolation structure is lower than the top of the fin part, and the isolation structure covers part of the side wall of the fin part; forming a protective layer on the top surface of the isolation structure; and doping ions at the bottom of the fin part after the protective layer is formed. The device formed by the method has better performance.)

半导体结构及其形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

MOSFET(金属氧化物半导体场效应晶体管)是大部分半导体器件的主要构件，当沟道长度小于100nm时，传统的MOSFET中，由于围绕有源区的半导体衬底的半导体材料使源极和漏极区间互动，漏极与源极的距离也随之缩短，产生短沟道效应，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，如此使亚阀值漏电(Sub-threhhold leakage)现象更容易发生。

鳍式场效晶体管(Fin Field effect transistor，FinFET)是一种新的金属氧化物半导体场效应晶体管，其结构通常在绝缘体上硅(SOI)基片上形成，包括狭窄而孤立的硅条(即垂直型的沟道结构，也称鳍片)，鳍片两侧带有栅极结构。FinFET结构使得器件更小，性能更高。

然而，随着半导体器件集成度的进一步提高，鳍式场效晶体管的性能有待进一步提高。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高鳍式场效晶体管的性能。

为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底表面具有鳍部和隔离结构，所述隔离结构的顶部低于鳍部的顶部，且覆盖鳍部的部分侧壁；在所述隔离结构的顶部表面形成保护层；形成所述保护层之后，在所述鳍部底部掺入掺杂离子。

可选的，所述保护层的材料包括：SiO₂、SiOCN、SiBCN或者SiOBCN。

可选的，所述保护层的厚度为：50埃～200埃。

可选的，所述基底内具有阱区，所述阱区内具有阱离子，所述阱离子与掺杂离子的导电类型相反；当晶体管为NMOS晶体管时，所述掺杂离子为N型离子；当晶体管为PMOS晶体管时，所述掺杂离子为P型离子。

可选的，横跨鳍部的栅极结构；所述保护层还覆盖鳍部和栅极结构的侧壁；所述保护层的形成方法包括：在所述隔离结构的顶部表面、鳍部的侧壁和顶部表面、以及栅极结构的侧壁和顶部表面形成保护膜；在所述保护膜表面形成第一介质层，所述第一介质层的顶部表面低于鳍部的顶部表面；以所述第一介质层为掩膜，去除所述鳍部和栅极结构顶部的保护膜，形成所述保护层。

可选的，所述第一介质层的材料包括：氧化硅、氮氧化硅或者低介电常数的介质材料。

可选的，所述第一介质层的厚度为200埃～500埃。

可选的，所述形成方法还包括：在所述栅极结构两侧的鳍部内分别形成源漏掺杂区，所述源漏掺杂区内具有源漏离子，所述源漏离子的导电类型与掺杂离子的导电类型相同。

可选的，形成所述保护层之后，形成源漏掺杂区之前，在所述鳍部的底部掺入掺杂离子；或者，形成保护层和源漏掺杂区之后，在所述源漏掺杂区底部的鳍部内掺入掺杂离子。

可选的，所述源漏掺杂区顶部至源漏掺杂区底部的尺寸为：300埃～800埃。

可选的，所述源漏离子的掺杂浓度为：1.0E21原子数/立方厘米～5.0E21原子数/立方厘米。

可选的，形成所述源漏掺杂区和在鳍部底部掺入掺杂离子之后，所述形成方法还包括：在所述第一介质层表面、源漏掺杂区的侧壁和顶部表面、以及栅极结构的侧壁和顶部表面形成第二介质层；在所述第二介质层内形成暴露出源漏掺杂区顶部表面的接触孔；在所述接触孔内形成插塞。

本发明还提供一种半导体结构，包括：基底，所述基底表面具有鳍部和隔离结构，所述隔离结构的顶部低于鳍部的顶部，且覆盖鳍部的部分侧壁；位于所述隔离结构顶部表面的保护层；位于所述底部鳍部内的掺杂离子。

可选的，所述保护层的材料包括：SiO₂、SiOCN、SiBCN或者SiOBCN。

可选的，所述保护层的厚度为：50埃～200埃。

可选的，所述基底内具有阱区，所述阱区内具有阱离子，所述阱离子与掺杂离子的导电类型相反；当晶体管为NMOS晶体管时，所述掺杂离子为N型离子；当晶体管为PMOS晶体管时，所述掺杂离子为P型离子。

可选的，横跨鳍部的栅极结构；所述保护层还覆盖鳍部和栅极结构的侧壁；所述栅极结构和保护层两侧的鳍部内分别具有源漏掺杂区，所述源漏掺杂区内具有源漏离子，所述源漏离子的导电类型与掺杂离子的导电类型相同；所述半导体结构还包括：位于保护层表面的第一介质层，所述第一介质层的顶部表面低于鳍部的顶部表面；位于第一介质层表面、源漏掺杂区的侧壁和顶部表面、以及栅极结构侧壁和顶部表面的第二介质层；位于所述第二介质层内的接触孔，所述接触孔的底部暴露出源漏掺杂区顶部表面；位于所述接触孔内的插塞。

可选的，所述第一介质层的材料包括：氧化硅、氮氧化硅或者低介电常数的介质材料。

可选的，所述第一介质层的厚度为200埃～500埃。

可选的，所述源漏掺杂区顶部至源漏掺杂区底部的尺寸为：300埃～800埃。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体结构的形成方法中，所述基底内具有阱区，所述阱区用于实现不同器件之间的电隔离。在所述隔离结构顶部形成保护层，使得基底顶部不仅覆盖隔离结构，还覆盖保护层，则后续在鳍部底部掺入掺杂离子时，所述保护层和隔离结构对基底的保护力度较大，使得阱区内不易被掺入掺杂离子，则阱区的隔离性能不受影响，即：阱区隔离不同器件的性能较好，半导体器件的性能较好。

进一步，所述保护层的形成方法包括：在所述隔离结构表面、以及鳍部的侧壁和顶部表面形成保护膜。形成所述保护膜之后，在所述保护膜表面形成第一介质层。后续以第一介质层为掩膜，形成所述保护层。后续在鳍部的底部掺入掺杂离子时，所述第一介质层能够进一步保护基底内的阱区，防止阱区内掺入掺杂离子，有利于进一步确保阱区隔离半导体不同器件的性能。

进一步，横跨鳍部具有栅极结构，形成所述第一介质层之后，有利于降低相邻栅极结构之间沟槽的深宽比，则后续在相邻栅极结构之间的沟槽内形成第二介质层的难度较低，且所形成的第二介质层的致密性较好，则所述第二介质层的隔离性能较好，有利于提高半导体器件的性能。

附图说明

图1至图3是一种N型鳍式场效晶体管的形成方法各步骤的结构示意图；

图4至图13是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

正如背景技术所述，鳍式场效晶体管的性能较差。

图1至图3是一种N型鳍式场效晶体管的形成方法各步骤的结构示意图。

请参考图1和图2，图2是图1沿A-A1线的剖面示意图，图1是图2沿B-B1线的剖面示意图，提供基底100，所述基底100内具有阱区150，所述基底100表面具有鳍部101和隔离结构104，所述隔离结构104的顶部低于鳍部101的顶部表面，且覆盖鳍部101的部分侧壁，横跨鳍部101的栅极结构102；在所述栅极结构102两侧的鳍部101内分别形成源漏掺杂区103。

请参考图3，在所述源漏掺杂区103底部的鳍部101内掺入掺杂离子。

上述方法中，所述源漏掺杂区103的形成方法包括：在所述栅极结构102两侧的鳍部101内分别形成源漏开口；在所述源漏开口内形成外延层；在所述外延层内掺入源漏离子，形成所述源漏掺杂区103。

为了降低源漏掺杂区103与后续位于源漏掺杂区103顶部插塞之间的接触电阻，一种解决方法包括：增大源漏离子的掺杂浓度。然而，源漏离子的掺杂浓度过高，使得较多的源漏离子易扩散至沟道区内而发生短沟道效应。一种抑制短沟道效应的方法包括：降低源漏开口的深度。然而，所述源漏开口的深度较小，使得源漏开口底部鳍部101的电阻较大。一种降低源漏掺杂区103底部鳍部101电阻的方法包括：在所述源漏掺杂区103底部的鳍部101内掺入掺杂离子。由于所述源漏掺杂区103顶部至源漏掺杂区103底部的尺寸较大，使得在所述源漏掺杂区103底部的鳍部101内掺入掺杂离子所需的能量较高。

然而，在所述源漏掺杂区103底部掺入离子的能量较高，而所述隔离结构104的厚度较薄，使得隔离结构104可能被击穿，则掺杂离子易进入隔离结构104底部的阱区150内。所述阱区150用于实现半导体器件之间的电隔离，所述掺杂离子进入阱区150内，使得阱区150的隔离性能变差，不利于阱区150实现半导体器件之间的电隔离，易发生漏电。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述隔离结构的顶部表面形成保护层；形成所述保护层之后，在所述鳍部的底部掺入掺杂离子。所述方法形成的器件性能较好。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图13是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图4和图5，图5是图4沿C-C1线的剖面示意图，图4是图5沿D-D1线的剖面示意图，提供基底200，所述基底200表面具有鳍部201和隔离结构202，所述隔离结构202的顶部低于鳍部201的顶部，且覆盖鳍部201的部分侧壁。

所述基底200和鳍部201的形成方法包括：提供初始基底，所述初始基底表面具有第一掩膜层，所述第一掩膜层暴露出部分初始基底的顶部表面；以所述第一掩膜层为掩膜，刻蚀所述初始基底，形成基底200和位于基底200表面的鳍部201。

在本实施例中，所述初始基底的材料为硅，相应的，基底200和鳍部201的材料为硅。在其他实施例中，所述初始基底的材料包括：锗、硅锗、绝缘体上硅或者绝缘体上锗，相应的，所述基底和鳍部的材料包括：锗、硅锗、绝缘体上硅或者绝缘体上锗。

所述第一掩膜层的材料包括：氮化硅或者氮化钛。所述第一掩膜层作为形成基底200和鳍部201的掩膜。

以所述第一掩膜层为掩膜，刻蚀所述初始基底的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述基底200内还具有阱区250，所述阱区内具有阱离子，所述阱离子的导电类型与晶体管的类型相关。具体的，当晶体管为NMOS晶体管时，所述阱离子为P型离子，如：硼离子；当晶体管为PMOS晶体管时，所述阱离子为N型离子，如：磷离子或砷离子。所述阱区250用于实现半导体不同器件之间的电隔离。

所述隔离结构202的形成方法包括：在所述基底200表面、以及鳍部201的侧壁和顶部表面形成隔离结构膜；去除部分隔离结构膜，暴露出鳍部201的部分侧壁和顶部表面，形成隔离结构202，所述隔离结构202的顶部表面低于鳍部201的顶部表面，且覆盖鳍部201的部分侧壁。

所述隔离结构膜的材料包括：氧化硅、氮氧化硅或者低K材料(K小于3.9)，相应的，所述隔离结构202的材料包括：氧化硅、氮氧化硅或者低K材料(K小于3.9)。所述隔离结构202的材料具有良好的绝缘性，有利于减小鳍部201漏电。

所述隔离结构膜的形成工艺包括：流体化学气相沉积工艺。

所述隔离结构202用于实现半导体不同器件之间的电隔离。

后续在隔离结构202表面形成保护层。在本实施例中，形成隔离结构202之后，形成保护层之前，所述形成方法还包括：形成横跨鳍部的栅极结构；在所述栅极结构的侧壁形成第一侧墙；在所述栅极结构和第一侧墙两侧的鳍部201内形成轻掺杂区。具体请参考图6至图7。

请参考图6，形成横跨鳍部201的栅极结构203。

需要说明的是，图6的剖面方向与图5的剖面方向一致。

所述栅极结构203包括：鳍部201部分侧壁和顶部表面的栅介质层以及位于栅介质层表面的栅极层。

所述栅极结构203的形成方法包括：在所述鳍部201的侧壁和顶部表面形成栅介质膜；在所述栅介质膜表面形成栅极膜，所述栅极膜表面具有第二掩膜层(图中未标出)，所述第二掩膜层暴露出部分栅极膜的顶部表面；以所述第二掩膜层为掩膜，刻蚀所述栅极膜和栅介质膜，直至暴露出隔离结构202的顶部表面，形成栅介质层(图中未示出)和位于栅介质层表面的栅极层(图中未示出)。

所述栅介质膜的材料包括：氧化硅，相应的，栅介质层的材料包括氧化硅。所述栅介质膜的形成工艺包括：原位水汽生成工艺或者化学氧化工艺。

所述栅极膜的材料包括硅，相应的，栅极层的材料包括硅。所述栅极膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

所述栅极结构203包括栅介质层和位于栅介质层表面的栅极层。

请参考图7，在所述栅极结构203的侧壁形成第一侧墙204；在所述栅极结构203和第一侧墙204两侧的鳍部201内分别形成轻掺杂区205。

所述第一侧墙204的形成方法包括：在所述栅极结构203的侧壁和顶部表面形成第一侧墙膜；去除栅极结构203顶部的第一侧墙膜，形成所述第一侧墙204。

所述第一侧墙膜的材料包括：氮化硅或者氮氧化硅，相应的，所述第一侧的材料包括：氮化硅或者氮氧化硅。

所述第一侧墙膜的形成工艺包括：原子层沉积工艺或者化学气相沉积工艺。

去除所述栅极结构203顶部的第一侧墙膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第一侧墙204用于定义轻掺杂区205的位置。

所述轻掺杂区205的形成工艺包括第二离子注入工艺，所述第二离子注入工艺包括轻掺杂离子，所述轻掺杂离子的导电类型与晶体管的类型相关。在本实施例中，晶体管为NMOS晶体管，因此，轻掺杂离子为N型离子，如：磷离子或者砷离子。

在其他实施例中，晶体管为PMOS晶体管，因此，轻掺杂离子为P型离子，如：硼离子或者BF₂ ⁺离子。

请参考图8和图9，形成所述掺杂区205之后，在所述隔离结构202表面、鳍部201的侧壁和顶部表面、第一侧墙204的侧壁以及栅极结构203的顶部表面形成保护膜206。

需要说明的是，图8与图7的剖面方向一致，图9与图4的剖面方向一致。

在本实施例中，所述保护膜206的材料为氮化硅。在其他实施例中，所述保护膜的材料包括：SiOCN、SiBCN或者SiOBCN。

在本实施例中，位于所述隔离结构202表面、以及鳍部201和栅极结构203的侧壁的保护膜206用于形成后续保护层。其中，栅极结构203侧壁的保护层用于定义后续源漏掺杂区的位置。

在本实施例中，所述保护膜206的形成工艺为：原子层沉积工艺。在其他实施例中，所述保护膜的形成工艺包括：物理气相沉积工艺或者化学气相沉积工艺。

在本实施例中，采用原子层沉积工艺形成的保护膜206较致密，由于所述保护膜206用于形成后续保护层，因此，所述保护层也较致密，使得后续在鳍部201底部掺入掺杂离子时，所述保护层和隔离结构202对基底200的保护力度较大，使得阱区250内不易掺入掺杂离子，有利于确保阱区250的电隔离性能，提高半导体器件的性能。

所述保护膜206的厚度为：50埃～200埃。所述保护膜206的厚度决定后续保护层的厚度。

请参考图10，在所述保护膜206表面形成第一介质层207，所述第一介质层207顶部表面低于鳍部201的顶部表面。

所述第一介质层207的形成方法包括：在所述保护膜206表面形成第一介质膜；回刻蚀部分第一介质膜，形成所述第一介质层207。

所述第一介质膜的材料包括：氧化硅、氮氧化硅或者低K材料(K小于3.9)，相应的，所述第一介质层207的材料包括：氧化硅、氮氧化硅或者低K材料(K小于3.9)。

所述第一介质膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。

去除部分第一介质膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第一介质层207的作用包括：一方面，第一介质层207用于保护隔离结构202表面的保护膜206不被去除，有利于后续在隔离结构202表面形成保护层；并且，后续在鳍部201底部掺入掺杂离子时，所述第一介质层207也用于保护隔离结构202底部的基底200，使得掺杂离子不易进入阱区250，使得阱区250的电隔离性能得以保障，则阱区250隔离半导体不同器件的性能较好；另一方面，形成所述第一介质层207之后，使得相邻栅极结构203之间沟槽的深宽比较小，有利于降低后续在相邻栅极结构203之间沟槽内形成第二介质层的难度，且所形成的第二介质层较致密，所述第二介质层的隔离性能较好，有利于提高半导体器件的性能。

所述第一介质层207的厚度为：200埃～500埃。

请参考图11，以所述第一介质层207为掩膜，去除栅极结构203和鳍部201顶部的保护膜206，在所述隔离结构202表面、以及鳍部201和栅极结构203的侧壁形成保护层246；形成所述保护层246之后，在所述栅极结构203(见图8)两侧的鳍部201内分别形成源漏开口208。

在本实施例中，采用氮化硅作为保护膜206的材料，所述保护膜206用于后续形成保护层246，因此，所述保护层246的材料也为氮化硅。由于氮化硅的较致密，因此，后续在鳍部201底部掺入掺杂离子时，所述保护层246和隔离结构202对基底200的保护能力较强，使得阱区250内不易掺入掺杂离子，因此，有利于确保阱区250的电隔离性能，提高半导体器件的性能。

所述栅极结构203侧壁的第一侧墙204和保护层246用于定义源漏开口208的位置。

所述源漏开口208的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述源漏开口208的深度为：300埃～800埃。后续在所述源漏开口208内形成源漏掺杂区，尽管源漏掺杂区内源漏离子的掺杂浓度较高，但是由于所述源漏开口208的深度较浅，源漏离子也不易扩散至沟道区内，因此，有利于抑制短沟道效应。

请参考图12，在所述源漏开口208(见图11)内形成外延层(图中未标出)；在所述外延层209内掺入源漏离子，形成源漏掺杂区209。

所述外延层的形成工艺包括：外延生长工艺。

所述外延层的材料和源漏离子的导电类型与晶体管的类型相关。

在本实施例中，晶体管为NMOS晶体管，因此，所述外延层的材料包括硅磷，所述源漏离子为N型离子，如：磷离子或者砷离子。

在其他实施例中，晶体管为PMOS晶体管，因此，所述外延层的材料包括硅锗，所述源漏离子为P型离子，如：硼离子或者BF₂ ⁺离子。

所述源漏离子的掺杂浓度为：1.0E21原子数/立方厘米～5.0E21原子数/立方厘米。所述源漏离子的掺杂浓度较高，有利于降低源漏掺杂区209与后续位于源漏掺杂区209表面的插塞之间的接触电阻。

所述源漏掺杂区209顶部至源漏掺杂区209底部的尺寸是由源漏开口208的深度所决定，因此，所述源漏掺杂区209顶部至源漏掺杂区209底部的尺寸为：300埃～800埃。尽管源漏掺杂区209顶部至源漏掺杂区209底部的尺寸较大，但是，由于基底200顶部不仅具有隔离结构202，还具有保护层246和第一介质层207，所述第一介质层207、保护层246和隔离结构202对基底200的保护力度较大，则后续在源漏掺杂区209底部的鳍部201内掺入离子时，阱区250内不易被掺入离子，使得阱区250的隔离性能仍较好，有利于提高半导体器件的性能。

请参考图13，形成源漏掺杂区209底部的鳍部201内掺入掺杂离子，所述掺杂离子的导电类型与源漏离子的导电类型相同。

在本实施例中，形成所述保护层246和源漏掺杂区209之后，在所述源漏掺杂区209底部的鳍部201内掺入掺杂离子。

在其他实施例中，形成所述保护层之后，形成源漏掺杂区之前，在所述鳍部底部掺入掺杂离子。

所述掺杂离子用于降低源漏掺杂区209底部鳍部201的电阻。所述掺杂离子与晶体管的类型相关。在本实施例中，所述晶体管为NMOS晶体管，所述掺杂离子为N型离子，如：磷离子或者砷离子。在其他实施例中，晶体管为PMOS晶体管，所述掺杂离子为P型，如：硼离子或者BF₂ ⁺离子。

由于源漏掺杂区209顶部至源漏掺杂区209底部的尺寸较大，为了在鳍部201底部掺入离子，使得所需注入工艺的能量较高。尽管注入工艺的能量较高，但是，基底200顶部不仅具有隔离结构202，还具有保护层246和第一介质层207，使得隔离结构202、保护层246和第一介质层207对基底200的保护力度较大，则掺杂离子不易进入阱区250内，即：阱区250的隔离性能受掺杂离子的影响较小，则阱区250隔离半导体不同器件的性能较强，半导体器件性能较好。

在所述源漏掺杂区209底部的鳍部201内掺入掺杂离子之后，所述形成方法包括还包括：在所述第一介质层207表面、源漏掺杂区209的侧壁和顶部表面、以及栅极结构203的侧壁和顶部表面形成第二介质层；去除部分第二介质层，直至暴露出源漏掺杂区209的顶部表面，在所述第二介质层内形成接触孔；在所述接触孔内形成插塞。

形成所述第二介质层之前，形成第一介质层207，有利于降低相邻栅极结构203之间沟槽的深宽比，因此，有利于降低形成第二介质层的难度，所形成的第二介质层较致密，因此，所述第二介质层的隔离性能较好，有利于提高半导体器件的性能。

相应的，本发明还提供一种半导体结构，请继续参考图13，包括：基底200，所述基底200表面具有鳍部201和隔离结构202，所述隔离结构202的顶部低于鳍部201的顶部，且覆盖鳍部201的部分侧壁；位于所述隔离结构202顶部表面的保护层246；位于所述底部鳍部201内的掺杂离子。

所述保护层246的材料包括：氮化硅、SiOCN、SiBCN或者SiOBCN。所述保护层246的厚度为：50埃～200埃。

所述基底200内具有阱区250，所述阱区250内具有阱离子，所述阱离子与掺杂离子的导电类型相反；当晶体管为NMOS晶体管时，所述掺杂离子为N型离子；当晶体管为PMOS晶体管时，所述掺杂离子为P型离子。

横跨鳍部201具有栅极结构203，所述栅极结构203两侧的鳍部201内分别具有源漏掺杂区209，所述源漏掺杂区209内具有源漏离子，所述源漏离子的导电类型与掺杂离子的导电类型相同；所述半导体结构还包括：位于保护层246表面的牺牲层207，所述牺牲层207的顶部表面低于鳍部201的顶部表面；位于牺牲层207表面、源漏掺杂区209的侧壁和顶部表面、以及栅极结构203侧壁和顶部表面的介质层；位于所述介质层内的接触孔，所述接触孔的底部暴露出源漏掺杂区209顶部表面；位于所述接触孔内的插塞。

所述牺牲层207的材料包括：氧化硅、氮氧化硅或者低K介质材料；低K介质材料的K值小于3.9。

所述牺牲层207的厚度为：200埃～500埃。

所述源漏掺杂区209顶部至源漏掺杂区209底部的尺寸为：300埃～800埃。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。