阅读说明：本技术 半导体器件和制造半导体器件的方法 (semiconductor device and method of manufacturing semiconductor device ) 是由 李宜静 杨宗熺 游明华 于 2018-10-08 设计创作，主要内容包括：本公开涉及半导体器件和制造半导体器件的方法。实施例是一种包括下列项的器件,包括：第一鳍,从衬底延伸；第一栅极堆叠,在第一鳍上方并且沿着第一鳍的侧壁；第一栅极间隔件,沿第一栅极堆叠的侧壁被布置；以及第一外延源极/漏极区域,在第一鳍中并且与第一栅极间隔件相邻。第一外延源极/漏极区域包括：第一外延层,在第一鳍上,第一外延层包括硅和碳；第二外延层,在第一外延层上,第二外延层具有与第一外延层不同的材料成分,第一外延层将第二外延层和第一鳍分离；以及第三外延层,在第二外延层上,并且第三外延层具有与第一外延层不同的材料成分。(The present disclosure relates to a semiconductor device and a method of manufacturing the semiconductor device. An embodiment is a device comprising: a first fin extending from the substrate; a first gate stack over the first fin and along sidewalls of the first fin; a first gate spacer disposed along a sidewall of the first gate stack; and a first epitaxial source/drain region in the first fin and adjacent to the first gate spacer. The first epitaxial source/drain region includes: a first epitaxial layer on the first fin, the first epitaxial layer comprising silicon and carbon; a second epitaxial layer on the first epitaxial layer, the second epitaxial layer having a different material composition than the first epitaxial layer, the first epitaxial layer separating the second epitaxial layer from the first fin; and a third epitaxial layer on the second epitaxial layer, and the third epitaxial layer having a different material composition from the first epitaxial layer.)

半导体器件和制造半导体器件的方法

技术领域

本公开涉及半导体器件和制造半导体器件的方法。

背景技术

半导体器件用于各种电子应用，例如，个人计算机、蜂窝电话、数码 相机和其他电子设备。半导体器件通常通过在半导体衬底上顺序地沉积绝 缘层或电介质层、导电层和半导体材料层，并使用光刻来图案化各种材料 层以在其上形成电路组件和元件来制造。

半导体工业通过不断减小最小特征尺寸来持续提高各种电子元件(例 如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许在给定区 域中集成更多组件。然而，随着最小特征尺寸的减小，出现了应该解决的 其他问题。

发明内容

本公开的实施例提供了一种半导体器件，包括：第一鳍，所述第一鳍 从衬底延伸；第一栅极堆叠，所述第一栅极堆叠在所述第一鳍上方并且沿 着所述第一鳍的侧壁；第一栅极间隔件，所述第一栅极间隔件沿着所述第 一栅极堆叠的侧壁被布置；以及第一外延源极/漏极区域，所述第一外延源 极/漏极区域在所述第一鳍中并且与所述第一栅极间隔件相邻，所述第一外 延源极/漏极区域包括：第一外延层，所述第一外延层在所述第一鳍上，所 述第一外延层包括硅和碳；第二外延层，所述第二外延层在所述第一外延 层上，所述第二外延层具有与所述第一外延层不同的材料成分，所述第一 外延层将所述第二外延层和所述第一鳍分离；以及第三外延层，所述第三 外延层在所述第二外延层上，所述第三外延层具有与所述第一外延层不同 的材料成分。

本公开的实施例还提供了一种制造半导体器件的方法，包括：在从衬 底向上延伸的第一鳍上方并且沿着所述第一鳍的侧壁沉积第一虚设栅极； 沿着所述第一虚设栅极的侧壁形成第一栅极间隔件；在所述第一鳍中与所 述第一栅极间隔件相邻地形成第一凹槽；以及在所述第一凹槽中形成第一 源极/漏极区域，所述形成第一源极/漏极区域包括：在所述第一凹槽中外 延生长第一层，所述第一层包括硅和碳；在所述第一层上外延生长第二层， 所述第二层具有与所述第一层不同的材料成分，所述第一层将所述第二层 与所述第一鳍分离；并且在所述第二层上外延生长第三层，所述第三层具 有与所述第一层不同的材料成分。

本公开的实施例还提供了一种制造半导体器件的方法，包括：在从衬 底向上延伸的第一鳍上方并且沿着所述第一鳍的侧壁形成第一虚设栅极； 沿着所述第一虚设栅极的侧壁形成第一栅极间隔件；各向异性地刻蚀所述 第一鳍中与所述第一栅极间隔件相邻的第一凹槽；在所述第一凹槽中外延 生长第一源极/漏极区域，所述第一源极/漏极区域包括第一外延含碳层、 第二外延层和第三外延层，所述第一外延层含碳层与所述第一凹槽成直线， 所述第二外延层在所述第一外延含碳层上，所述第二外延层具有与所述第 一外延含碳层不同的材料成分，并且所述第三外延层在所述第二外延层上， 所述第三外延层具有与所述第一外延含碳层不同的材料成分；并且利用在 所述第一鳍上方并且沿着所述第一鳍的侧壁被布置的功能栅极堆叠替换所 述第一虚设栅极。

附图说明

在结合附图阅读下面的

具体实施方式

时，可以从下面的具体实施方式 中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种 特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸 可能被任意增大或减小。

图1示出了根据一些实施例的三维视图中的FinFET的示例。

图2、3、4、5、6、7、8、9、10、11、12A、12B、12C、13、14、15、 16、17、18、19、20、21和22是根据一些实施例的FinFET的制造中的中 间阶段的横截面图。

图23和图24是根据一些实施例的FinFET的制造中的中间阶段的横 截面图。

图25、26、27和28是根据一些实施例的FinFET的制造中的中间阶 段的横截面图。

具体实施方式

下面的公开内容提供了用于实现本发明的不同特征的许多不同实施例 或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅 仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方 或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征 的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征 以使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各 个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的 目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，本文中可能使用了空间相关术语(例如“下方”、“之下”、 “低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或 特征相对于另一个(一些)要素或特征的关系。这些空间相关术语意在涵 盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其 他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相 关描述符同样可能被相应地解释。

根据各种实施例提供了鳍式场效应晶体管(FinFET)及其形成方法。 示出了形成FinFET的中间阶段。本文讨论的一些实施例在使用后栅极 (gate-last，有时称为替换栅极工艺)工艺形成的FinFET的上下文中进行 了在讨论。在其他实施例中，可以使用先栅极(gate-first)工艺。讨论了 实施例的一些变体。此外，一些实施例考虑了在诸如平面FET之类的平面 器件中使用的方面。本领域普通技术人员将容易理解可以在其他实施例的 范围内构思的其他修改。尽管以特定顺序讨论了方法实施例，但可以以任 何逻辑顺序执行各种其他方法实施例，并且可以包括本文描述的更少或更 多步骤。

在具体地解决所示实施例之前，将一般地解决本公开实施例的某些有 利特征和方面。一般而言，本公开是半导体器件及其形成方法，用于通过 加宽用于虚设栅极移除工艺的工艺窗口来提高FinFET器件的可靠性。在 传统FinFET中，侧壁间隔件中的缺陷或断裂可能允许在移除虚设栅极期 间使用的刻蚀剂攻击并损坏源极/漏极区域。在所公开的实施例中，源极/ 漏极区域包括外层，该外层相对于在移除虚设栅极期间使用的刻蚀剂具有 低刻蚀率，以保护源极/漏极区域在虚设栅极移除工艺期间免受攻击和损坏。 例如，如果在栅极密封间隔件和/或栅极间隔件中存在缺陷或断裂，则相对 于所使用的刻蚀剂具有低刻蚀率的外层将在虚设栅极移除工艺期间保护源 极/漏极区域免受攻击并损坏源极/漏极区域。如果源极/漏极区域在虚设栅 极移除工艺期间被损坏，则后续形成替换栅极可能允许替换栅极的金属挤 出穿过间隔件中的缺陷并进入源极/漏极区域的受损区域。该挤出的栅极部 分可能使得栅极短路到源极/漏极区域并使得器件不起作用。此外，源极/ 漏极区域的外延轮廓可以通过所公开的实施例来控制。所公开的工艺和结 构可以提高FinFET器件的可靠性和产量。

一些实施例考虑了在制造工艺期间制造的n型器件(例如，n型 FinFET)和p型器件(例如，p型FinFET)。因此，一些实施方案考虑形 成互补器件。下面的附图可以示出一个器件，但本领域普通技术人员将容 易地理解，在工艺期间可以形成多个器件，一些器件具有不同的器件类型。 下面讨论了互补器件的形成的一些方面，但这些方面不一定在附图中被示 出。

图1示出了根据一些实施例的三维视图中的FinFET的示例。FinFET 包括衬底50上的鳍58。隔离区域56被形成在衬底50上，并且鳍58在相 邻隔离区域56上并且在相邻隔离区域56之间突出。栅极电介质层102沿 着侧壁并在鳍58的顶表面上方，并且栅极电极106在栅极电介质层102上 方。源极/漏极区域86相对于栅极电介质层102和栅极电极106被布置在鳍58的相对侧上。图1进一步示出了在后面的附图中使用的参考横截面。 横截面A-A跨FinFET的沟道、栅极电介质层102和栅极电极106的横截 面。横截面B-B垂直于横截面A-A，并且沿着鳍58的纵向轴线并在例如 源极/漏极区域86之间的电流流动的方向上。横截面C-C与横截面B-B平 行并延伸穿过FinFET的源极/漏极区域。为了清楚起见，后面的附图参考这些参考横截面。

图2-6是根据一些实施例的FinFET的制造中的中间阶段的横截面图。 沿图1所示的参考横截面A-A示出了图2至图6，除了多个鳍/FinFET。

在图2中，鳍52被形成在衬底50中。衬底50可以是半导体衬底(例 如，块半导体)、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如， 用p型或n型掺杂剂)或者不被掺杂。衬底50可以是晶片，例如，硅晶片。 通常，SOI衬底是形成在绝缘体层上的一层半导体材料。绝缘体层可以是 例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层被提供在衬底上，衬 底典型地为硅衬底或玻璃衬底。也可以使用诸如多层衬底或梯度衬底之类 的其他衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗； 化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑 化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。

衬底50具有区域50B和区域50C。区域50B可以用于形成n型器件， 例如，诸如n型FinFET之类的NMOS晶体管。区域50C可以用于形成p 型器件，例如，诸如p型FinFET之类的PMOS晶体管。区域50B可以与 区域50C物理地分离(如分隔器所示)，并且可以在区域50B和区域50C 之间布置任何数目的器件特征(例如，其他有源器件、掺杂区域、隔离结 构等)。在一些实施例中，区域50B和区域50C二者都用于形成相同类型 的器件，例如，两个区域都用于n型器件或p型器件。

鳍52是半导体带。在一些实施例中，可以通过在衬底50中刻蚀沟槽 来在衬底50中形成鳍52。刻蚀可以是任何可接受的刻蚀工艺，例如，反 应离子刻蚀(RIE)、中性束刻蚀(NBE)等、或其组合。刻蚀可以是各 向异性的。

在图3中，在衬底50上方并且在相邻的鳍52之间形成绝缘材料54。 绝缘材料54可以是氧化物，例如，氧化硅、氮化物等、或其组合，并且 可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD (FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积以及后固 化以使其转化为另一材料，例如，氧化物)等、或其组合来形成。可以使 用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材 料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行 退火工艺。在实施例中，绝缘材料54被形成为使得过量的绝缘材料54覆 盖鳍52。

在图4中，将平坦化工艺应用于绝缘材料54。在一些实施例中，平坦 化工艺包括化学机械抛光(CMP)、回刻蚀工艺、其组合等。平坦化工艺 暴露出鳍52。鳍52和绝缘材料54的顶表面在平坦化工艺完成之后处于水 平。

在图5中，绝缘材料54被凹槽以形成浅沟槽隔离(STI)区域56。绝 缘材料54被凹槽以使得区域50B和区域50C中的鳍58从相邻的STI区域 56之间突出。此外，STI区域56的顶表面可以具有如图所示的平坦表面、 凸表面、凹表面(例如，碟形表面)、或其组合。STI区域56的顶表面可 以通过适当的刻蚀而形成为平坦的、凸起的和/或凹槽的。STI区域56可 以使用可接受的刻蚀工艺(例如，对于绝缘材料54的材料有选择性的工 艺)来进行凹槽。例如，使用刻蚀或应用材料SICONI工具或稀 释氢氟酸(dHF)酸可以移除的化学氧化物可以被使用。

本领域普通技术人员将容易地理解，关于图2至图5所描述的工艺仅 是可以如何形成鳍58的一个示例。在一些实施例中，可以在衬底50的顶 表面上方形成电介质层；可以通过电介质层来刻蚀沟槽；同质外延结构可 以在沟槽中外延生长；并且电介质层可以被凹槽以使得同质外延结构从电 介质层突出以形成鳍。在一些实施例中，异质外延结构可以用于鳍52。例 如，图4中的鳍52可以被凹槽，并且与鳍52不同的材料可以在它们位置 中外延生长。在又一实施例中，可以在衬底50的顶表面上方形成电介质 层；可以通过电介质层来刻蚀沟槽；异质外延结构可以使用不同于衬底50 的材料来在沟槽中外延生长；并且电介质层可以被凹槽以使得异质外延结 构从电介质层突出以形成鳍58。在其中同质外延结构或异质外延结构外延 生长的一些实施例中，生长材料可以在生长期间原位掺杂，这可以避免预 先和随后的注入，但原位掺杂和注入掺杂可以被一起使用。更进一步地， 在NMOS区域中外延生长在与PMOS区域中的材料不同的材料可能是有 利的。在各种实施例中，鳍58可以由硅锗(Si_xGe_1-x，其中x可以在0至1 的范围内)、碳化硅、纯的或基本上纯的锗、III-V化合物半导体、II-VI 化合物半导体等来形成。例如，可用于形成III-V化合物半导体的材料包 括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、 AlSb、AlP、GaP等。

此外，可以在鳍58、鳍52、和/或衬底50中形成适当的掺杂区域(未 示出，有时被称为阱区域)。在一些实施例中，可以在区域50B中形成P 型掺杂区域，并且可以在区域50C中形成N型掺杂区域。在一些实施例中， 在区域50B和区域50C两者中形成仅P型掺杂区域或仅N型掺杂区域。

在具有不同类型的掺杂区域的实施例中，用于区域50B和区域50C的 不同注入步骤可以使用光刻胶或其他掩模(未示出)来实现。例如，可以 在区域50B中的鳍58和STI区56上方形成光刻胶。光刻胶被图案化以暴 露衬底50的区域50C，例如，PMOS区域。光刻胶可以通过使用旋涂技术 来形成并且可以使用可接受的光刻技术来进行图案化。一旦光刻胶被图案 化，则在区域50C中执行n型杂质注入，并且光刻胶可以用作掩模以基本 上防止n型杂质被注入区域50B，例如，NMOS区域。n型杂质可以是以 等于或小于10¹⁸cm^-3(例如，在约10¹⁷cm^-3和约10¹⁸cm^-3之间)的浓度被 注入到区域中的磷、砷等。在注入之后，例如通过可接受的灰化过程来移 除光刻胶。在注入区域50C之后，在区域50C中的鳍58和STI区域56上 方形成光刻胶。光刻胶被图案化以暴露衬底50的区域50B，例如，NMOS 区域。光刻胶可以通过使用旋涂技术来形成并且可以使用可接受的光刻技 术来进行图案化。一旦光刻胶被图案化，则可以在区域50B中执行p型杂 质注入，并且光刻胶可以用作掩模以基本上防止p型杂质被注入区域50C， 例如，PMOS区域。p型杂质可以是以等于或小于10¹⁸cm^-3(例如，在约10¹⁷cm^-3和约10¹⁸cm^-3之间)的浓度被注入到区域中的硼、BF₂等。在注入 之后，可以例如通过可接受的灰化过程来移除光刻胶。在注入区域50B和 区域50C之后，可以执行退火以激活被注入的p型和/或n型杂质。在一些 实施例中，外延鳍的生长材料可以在生长过程中被原位掺杂，这可以避免 注入，但原位掺杂和注入掺杂可以被一起使用。

在图6中，在鳍58上方形成虚设电介质层60。虚设电介质层60可以 是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或 热生长。在虚设电介质层60上方形成虚设栅极层62，并且在虚设栅极层 62上方形成掩模层64。虚设栅极层62可以被沉积在虚设电介质层60上方， 并然后例如通过CMP来进行平坦化。虚设栅极层62可以是导电材料并且 可以从包括多晶的硅(多晶硅)、多晶硅锗(poly-SiGe)、金属氮化物、 金属硅化物、金属氧化物和金属的组中选择。在一个实施例中，非晶硅被 沉积并被重结晶以产生多晶硅。虚设栅极层62可以通过物理气相沉积 (PVD)、CVD、溅射沉积或本领域已知并用于沉积导电材料的其他技术 来进行沉积。虚设栅极层62可以由对于隔离区域的刻蚀具有高刻蚀选择性的其他材料制成。掩模层64可以包括例如SiN、SiON等。在该示例中， 跨区域50B和区域50C形成单个虚设栅极层62和单个掩模层64。在一些 实施例中，可以在区域50B和区域50C中形成分离的虚设栅极层，并且可 以在区域50B和区域50C中形成分离的掩模层。

图7-24是根据一些实施例的FinFET的制造中的中间阶段的横截面图。 沿图1所示的参考横截面B-B示出了图7-12A和图13-24，除了多个鳍 /FinFET。沿图1所示的参考横截面C-C示出了图12B-12C，除了多个鳍 /FinFET。

图7-12A和图13-24示出了一个或多个鳍58的区域50B和区域50C。 区域50B和50C可以在相同的鳍58或不同的鳍58中。可以形成不同的区 域50B和50C中的器件以具有不同的阈值电压。

在图7中，使用可接受的光刻和刻蚀技术将掩模层64图案化以形成 掩模74。然后可以通过可接受的刻蚀技术来将掩模74的图案转换到虚设 栅极层62和虚设电介质层60以分别形成虚设栅极72和虚设栅极电介质层 70。虚设栅极72和虚设栅极电介质层70覆盖鳍58的相应沟道区域。掩模74的图案可用于将每个虚设栅极72与相邻的虚设栅极物理地分离。虚设 栅极72还可以具有与相应外延鳍的长度方向基本上垂直的长度方向。

在图8中，可以在虚设栅极72和/或鳍58的暴露表面上形成栅极密封 间隔件80。后跟各向异性刻蚀的热氧化或沉积可以形成栅极密封间隔件 80。在一些实施例中，栅极密封间隔件可以由氮化物形成，例如，氮化硅、 氮氧化硅、碳化硅、碳氮化硅等、或其组合。栅极密封间隔件80密封随 后形成的栅极叠层的侧壁，并且可以用作额外的栅极间隔件。

此外，可以执行针对轻微掺杂源极/漏极(LDD)区域82的注入。在 具有不同器件类型的实施例中，类似于上面在图5中讨论的注入，可以在 区域50B上方形成掩模(例如，光刻胶)并同时暴露区域50C，并且适当 类型(例如，n型或p型)的杂质可以被注入区域50C中的暴露的鳍58中。 然后可以移除掩模。随后，可以在区域50C上方形成掩模(例如，光刻胶) 并同时暴露区域50B，并且适当类型的杂质可以被注入区域50B中的暴露 的鳍58中。然后可以移除掩模。n型杂质可以是先前讨论的任何n型杂质， 并且p型杂质可以是先前讨论的任何p型杂质。轻微掺杂源极/漏极区域可 以具有从约10¹⁵cm^-3至约10¹⁶cm^-3的杂质浓度。可以使用退火来激活所注 入的杂质。

此外，沿虚设栅极72的侧壁并且在LDD区域82上方在栅极密封间 隔件80上形成栅极间隔件84。可以通过共形沉积材料并随后各向异性刻 蚀该材料来形成栅极间隔件84。栅极间隔件84的材料可以是氮化硅、 SiCN、其组合等。刻蚀对于栅极间隔件84的材料的材料可以是选择性的， 以使得在形成栅极间隔件84期间不刻蚀LDD区域82。

在图9、10、11、12A、12B和12C中，在第一区域50B中的鳍58中 形成外延源极/漏极区域86。在鳍58中形成外延源极/漏极区域86，以使 得每个虚设栅极72被布置在相应的相邻的外延源极/漏极区域86对之间。 在一些实施例中，外延源极/漏极区域86可以延伸穿过LDD区域82。在 一些实施例中，栅极密封间隔件80和栅极间隔件84被用于将外延源极/漏极区域86与虚设栅极72分开适当的横向距离，以使得外延源极/漏极区域 86不会短路后续形成的所得FinFET的栅极。

在区域50B(例如，NMOS区域)中形成外延源极/漏极区域86期间， 可以通过掩模83来掩蔽区域50C(例如，PMOS区域)。首先参考图9， 在鳍58上执行图案化工艺以在鳍58的源极/漏极区域中形成凹槽85。可 以以在相邻虚设栅极堆叠72之间(在鳍58的内部区域中)、或者在隔离 区域56和相邻虚设栅极堆叠72之间(在鳍58的端部区域中)形成凹槽 85的方式来执行图案化工艺。在一些实施例中，图案化工艺可以包括适当 的各向异性干法刻蚀工艺，同时使用虚设栅极堆叠72、栅极间隔件84和/ 或隔离区域54作为组合掩模。适当的各向异性干法刻蚀工艺可包括反应 离子刻蚀(RIE)、中性束刻蚀(NBE)等、或其组合。在其中在第一图 案化工艺中使用RIE的一些实施例中，可以选择工艺参数(例如，工艺气 体混合物、电压偏置和RF功率)以使得主要使用物理刻蚀(例如，离子 轰击)而不是化学刻蚀(例如，通过化学反应的自由基(radical)刻蚀) 来执行刻蚀。在一些实施例中，可以增加电压偏置以增加在离子轰击工艺 中使用的离子的能量，并从而提高物理刻蚀的速率。由于物理刻蚀在本质 上是各向异性的并且化学刻蚀在本质上是各向同性的，因此这种刻蚀工艺 在垂直方向上的刻蚀率大于在横向方向上的刻蚀率。在一些实施例中，可 以使用包括CH₃F、CH₄、HBr、O₂、Ar、其组合等的工艺气体混合物来执 行各向异性刻蚀工艺。在一些实施例中，图案化工艺形成具有U形底表面 的凹槽85。凹槽85也可以被称为U形凹槽85，图9中示出其示例凹槽85。

在图10、11和12A中，区域50B中的外延源极/漏极区域86在凹槽 中外延生长。在图10中，在区域50B中形成外延源极/漏极区域86的第一 层86A。第一层86A可以包括SiC、SiCP等、或其组合。第一层86A可以 外延生长以与凹槽85成直线。外延工艺可以通过向凹槽85中的鳍58引入 硅前体(例如，硅烷(SiH₄)、二氯硅烷(DCS)(SiH₄Cl₂)或其组合) 和碳前体(例如，甲基硅烷(CSiH₆))来开始。在实施例中，硅前体以 从约400sccm至约1200sccm(例如，约850sccm)的流速引入，而碳前 体以从约40sccm至约100sccm(例如，约70sccm)的流速引入。此外， 可以在从约630℃至约710℃(例如，约700℃)的温度以及约100Torr至 约300Torr之间(例如，约200Torr)的压力下执行沉积。第一层86A可 以被形成为具有从约0.2％至约5％的范围内(例如，约3％)的碳的原子 浓度。高于5％的碳的原子浓度可能增加源极/漏极的电阻，可能会负面影 响设备的性能。区域50B中的该第一层86A(例如，SiC和/或SiCP)相对于移除虚设栅极72期间使用的刻蚀剂具有低刻蚀率，并且可以帮助保护 源极/漏极区域86在虚设栅极移除工艺期间免受攻击和损坏。

在图11中，在区域50B中形成外延源极/漏极区域86的第二层86B。 第二层86B可以包括SiP、SiCP等、或其组合。第二层86B可以在第一层 86A上外延生长以填充凹槽85的剩余部分。区域50B中的外延源极/漏极 区域86的第二层86B可以具有从鳍58的相应表面凸起的表面并且可以具 有小平面。第二层86B可以具有约10¹⁹cm^-3和约10²¹cm^-3之间的磷的杂质 浓度。

在图12A中，在区域50B中形成外延源极/漏极区域86的盖层86C。 盖层86C可以包括SiP等。盖层86C可以在第二层86B上外延生长，并且 可以覆盖第二层86B和第一层86A的任何暴露部分。盖层86C在第二层 86B的小平面上方可以具有基本均匀的厚度。在一些实施例中，盖层86B 具有低于第二层86B中的磷的杂质浓度的磷的杂质浓度。在一些实施例中，盖层86B具有高于第二层86B中的磷的杂质浓度的磷的杂质浓度。

如图12A所示，第一层86A在凹槽85的侧壁处具有厚度T1，并且在 凹槽85的底部具有厚度T2。在一些实施例中，厚度T1在从约1nm至约 6nm的范围内，并且厚度T2在从约4nm至约12nm的范围内。在一些实 施例中，厚度的比率T1/T2在从约0.15至约0.4的范围内。侧壁处在1nm 和6nm之间的厚度T1具有足够的厚度以在移除虚设栅极期间提供对湿法 刻蚀的保护，同时也不会太厚而显著减少第二层86B的体积，因为第二层 86B可以用作对器件的沟道区域施加应变的应激源。

作为用于在区域50B和区域50C中形成外延源极/漏极区域86的外延 工艺的结果，外延源极/漏极区域86的上表面具有向外横向扩展超过鳍58 的侧壁的小平面。在一些实施例中，这些小平面使得同一FinFET的相邻 外延源极/漏极区域86合并，如图12B的实施例所示。在其他实施例中， 在外延工艺完成之后，相邻的外延源极/漏极区域86保持分离，如图12C 的实施例所示。

在图13、14、15和16中，在第二区域50C中的鳍58中形成外延源 极/漏极区域88。在鳍58中形成外延源极/漏极区域88以使得每个虚设栅 极72被设置在相应的相邻外延源极/漏极区域88对之间。在一些实施例中， 外延源极/漏极区域88可以延伸穿过LDD 82。在一些实施例中，栅极密封 间隔件80和栅极间隔件84用于将外延源极/漏极区域86与虚设栅极72分 开适当的横向距离，以使得外延源极/漏极区域88不会短路随后形成的所 得的FinFET的栅极。

在区域50C(例如，PMOS区域)中形成外延源极/漏极区域88期间， 区域50B(例如，NMOS区域)可以通过掩模89来掩蔽。首先参考图13， 在鳍58上执行图案化工艺以在鳍58的源极/漏极区域中形成凹槽87。凹 槽87的形成可以类似于上述凹槽85的形成并且这里不再重复描述。但在 一些实施例中，凹槽85和凹槽87通过不同的工艺形成。凹槽87也可以被 称为U形凹槽87，在图13中示出其示例凹槽87。

在图14、15和16中，区域50C中的外延源极/漏极区域88在凹槽中 外延生长。在图14中，在区域50C中形成外延源极/漏极区域88的第一层 88A。第一层88A可以包括SiC、SiGeC、SiGeBC等、或其组合。第一层 88A可以外延生长以与凹槽87成直线。在实施例中，第一层88A可以外 延生长以与凹槽87成直线。外延工艺可以通过向凹槽87中的鳍58引入硅前体(例如，硅烷(SiH₄)、二氯硅烷(DCS)(SiH₄Cl₂)或其组合)和 碳前体(例如，甲基硅烷(CSiH₆))来开始。在实施例中，硅前体以从 约400sccm至约1200sccm(例如，约850sccm)的流速引入，而碳前体 以从约40sccm至约100sccm(例如，约70sccm)的流速引入。此外，可 以在从约630℃至约710℃(例如，约700℃)的温度以及约100Torr至约 300Torr之间(例如，约200Torr)的压力下执行沉积。第一层88A可以 被形成为具有从约0.2％至约5％的范围内(例如，约3％)的碳的原子浓 度。高于5％的碳的原子浓度可能增加源极/漏极的电阻，可能会负面影响 设备的性能。区域50C中的该第一层88A(例如，SiC、SiGeC或SiGeBC) 相对于移除虚设栅极72期间使用的刻蚀剂具有低刻蚀率，并且可以帮助 保护源极/漏极区域88在虚设栅极移除工艺期间免受攻击和损坏。

在图15中，在区域50C中形成外延源极/漏极区域86的第二层88B。 第二层88B可以包括SiGe、SiGeB等、或其组合。第二层88B可以在第一 层88A上外延生长以填充凹槽87的剩余部分。区域50C中的外延源极/漏 极区域88的第二层88B可以具有从鳍58的相应表面凸起的表面并且可以 具有小平面。第二层88B可以具有约10¹⁹cm^-3和约10²¹cm^-3之间的硼和/ 或锗的杂质浓度。

在图16中，在区域50C中形成外延源极/漏极区域88的盖层88C。盖 层88C可以包括Si、SiGe、SiGeB等。盖层88C可以在第二层88B上外延 生长，并且可以覆盖第二层88B和第一层88A的任何暴露部分。盖层88C 在第二层88B的小平面上方可以具有基本均匀的厚度。在一些实施例中， 盖层88B具有低于第二层88B中的硼和/或锗的杂质浓度的硼和/或锗的杂质浓度。在一些实施例中，盖层88B具有高于第二层88B中的硼和/或锗 的杂质浓度的硼和/或锗的杂质浓度。

如图16所示，第一层88A在凹槽87的侧壁处具有厚度T1，并且在 凹槽87的底部具有厚度T2。在一些实施例中，厚度T1在从约1nm至约 6nm的范围内，并且厚度T2在从约4nm至约12nm的范围内。在一些实 施例中，厚度的比率T1/T2在从约0.15至约0.4的范围内。侧壁处在1nm 和6nm之间的厚度T1具有足够的厚度以在移除虚设栅极期间提供对湿法 刻蚀的保护，同时也不会太厚而显著减少第二层88B的体积，因为第二层 88B可以用作对器件的沟道区域施加应变的应激源。

作为用于在区域50C中形成外延源极/漏极区域88的外延工艺的结果， 外延源极/漏极区域88的上表面具有向外横向扩展超过鳍58的侧壁的小平 面。在一些实施例中，这些小平面使得同一FinFET的相邻外延源极/漏极 区域88合并，如图12B的实施例所示。在其他实施例中，在外延工艺完 成之后，相邻的外延源极/漏极区域88保持分离，如图12C的实施例所示。

在图17中，在鳍58上方沉积ILD 90。ILD 90可以由电介质材料或半 导体材料形成，并且可以通过诸如CVD、等离子体增强型CVD (PECVD)、或FCVD之类的任何合适的方法来沉积。电介质材料可以包 括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻 璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。半导体材料可以包括非 晶硅、硅锗(Si_xGe_1-x，其中x可以在约0和1之间)、纯锗等。可以使用 通过任何可接受的工艺形成的其他绝缘或半导体材料。在一些实施例中， 未示出的接触刻蚀停止层(CESL)被布置在ILD 90与外延源极/漏极区域 86、栅极间隔件84、栅极密封间隔件80和掩模74之间。

在图18中，可以执行诸如CMP之类的平坦化工艺以使得ILD 90的顶 表面与虚设栅极72的顶表面齐平。平坦化工艺还可以移除虚设栅极72上 的掩模74，以及栅极密封间隔件80和栅极间隔件84沿着掩模74的侧壁 的部分。在平坦化工艺之后，虚设栅极72、栅极密封间隔件80、栅极间 隔件84、以及ILD 90的顶表面是齐平的。相应地，虚设栅极72的顶表面通过ILD 90暴露。

在图19中，虚设栅极72和虚设栅极电介质层70直接位于暴露的虚设 栅极72下方的部分在(一个或多个)刻蚀步骤中被移除，以便形成凹槽 92。在一些实施例中，在湿法刻蚀工艺中移除虚设栅极72。例如，湿法刻 蚀工艺可以利用诸如NH₄OH之类的湿法刻蚀化学品，其使用选择性地刻 蚀虚设栅极72而不显著刻蚀ILD 90或栅极间隔件84的反应物(刻蚀剂)。 每个凹槽92暴露出相应的鳍58的沟道区域。每个沟道区域被布置在相邻 的外延源极/漏极区域对86之间。在移除期间，虚设栅极电介质层70在刻 蚀虚设栅极72时可以用作刻蚀停止层。然后可以在移除虚设栅极72之后 移除虚设栅极电介质层70。

如果在栅极密封间隔件80和/或栅极间隔件84中存在缺陷或断裂，则 相对于所使用的刻蚀剂具有低刻蚀率的第一层86A将在虚设栅极移除工艺 期间保护源极/漏极区域86免受攻击并损坏源极/漏极区域86。如果源极/ 漏极区域86在虚设栅极移除工艺期间被损坏，则后续形成替换栅极可能 允许替换栅极的金属挤出穿过缺陷并进入源极/漏极区域的受损区域。该挤 出的栅极部分可能使得栅极短路到源极/漏极区域并使得器件不起作用。

通过使得源极/漏极86和88的第一层86A和88A具有从约0.2％至约 5％的范围内的碳的原子浓度，减少了金属栅极挤出的发生。例如，通过使 得碳的原子浓度为至少约0.2％，金属挤出缺陷率显著改善。此外，当碳的 原子浓度为至少2％时，金属挤出缺陷率实际上为零，并且利用约2.5％和 约5％之间的碳的原子浓度为，金属挤出缺陷率为零。缺陷率部分地由于 包括碳的第一层的刻蚀率减小而降低。例如，当第一层中的碳的原子浓度从约1％增加到约2.5％时，第一层的刻蚀率降低约80％。

在一些实施例中，通过各向异性干法刻蚀工艺移除虚设栅极72。例如， 刻蚀工艺可以包括使用(一个或多个)反应气体的干法刻蚀工艺，其选择 性地刻蚀虚设栅极72而不显著刻蚀ILD 90或栅极间隔件84。在一些实施 例中，可以通过利用湿法刻蚀工艺和干法刻蚀工艺来移除栅极72。

在图20中，在凹槽92中形成界面层100。在鳍58上方共形地形成界 面层100，因此界面层100与凹槽92的侧壁和底表面成直线。界面层100 还可以覆盖ILD 90的上表面。根据一些实施例，界面层100是鳍58的材 料的氧化物，并且可以通过例如对凹槽中的鳍58进行氧化来形成。界面 层100还可以通过沉积工艺来形成，例如，化学气相沉积(CVD)工艺、 物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺等。

此外，在界面层100上方形成栅极电介质层102(包括区域50B中的 栅极电介质层102a和区域50C中的栅极电介质层102b)。栅极电介质层 102可以被共形地沉积在凹槽92中，例如，在鳍58的顶表面和侧壁上以 及在凹槽92中的界面层100的侧壁上。还可以沿着ILD 90的顶表面形成 栅极电介质层102。根据一些实施例，栅极电介质层102是具有大于约7.0 的k值的高k电介质材料，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、 Pb的金属氧化物或硅酸盐及其组合。栅极电介质层102的形成方法可以包 括分子束沉积(MBD)、ALD、PECVD等。层102a和102b可以具有不 同的材料成分或可以具有相同的材料成分。

此外，在图20中，形成导电材料以填充凹槽92。导电材料可以包括 一个或多个阻挡层、功函数层、和/或用于调整后续形成的栅极电极的功函 数的功函数调整层。在实施例中，功函数层103(包括区域50B中的功函 数层103a和区域50C中的功函数层103b)被沉积在栅极电介质层102上 方。功函数层103可以是含金属的材料，例如，Al、TiC、TiN、其组合或其多个层。栅极电极层104然后被沉积在功函数层103上方并填充凹槽92。 栅极电极层104可以是含金属的材料，例如，W、TiN、TaN、TaC、TiO、 Co、Ru、Al、其组合或其多个层。尽管示出了单个栅极电极层104和单个 功函数层103，但可以在凹槽92中沉积任何数量的栅极电极层104和任何 数量的功函数层103。

在图21中，执行诸如CMP之类的平坦化工艺以移除界面层100、栅 极电介质层102、功函数层103和栅极电极层104的多余部分，这些多余 部分在ILD 90的顶表面上方。栅极电极层104和功函数层103的其余部分 形成栅极电极106，栅极电极106与其他层组合形成所得的FinFET的替换 栅极。界面层100、栅极电介质层102、功函数层103和栅极电极层104 可以统称为所得的FinFET的“栅极”或“栅极堆叠”。栅极堆叠可以沿 着鳍58的沟道区域的侧壁延伸。

区域50B和50C中的栅极的形成可以同时发生，以使得这些区域中的 栅极由相同的材料制成。然而，在其他实施例中，区域50B和50C中的栅 极可以通过不同的工艺形成，以使得栅极可以由不同的材料制成。当使用 不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。

在图22中，在栅极堆叠和ILD 90上方形成ILD 110。在实施例中， ILD 110是通过可流动CVD方法形成的可流动薄膜。在一些实施例中， ILD 110由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，并且 可以通过任何合适的方法(例如，CVD和PECVD)进行沉积。

通过ILD 90和110形成源极/漏极触点112和栅极触点114。通过ILD 90和110形成用于源极/漏极触点112的开口，并且通过ILD 110形成用于 栅极触点114的开口。可以使用可接受的光刻和刻蚀技术来形成开口。在 开口中形成诸如扩散阻挡层、粘附层等之类的衬垫和导电材料。衬垫可包 括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、 钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从ILD 110的表 面移除多余的材料。剩余的衬垫和导电材料在开口中形成源极/漏极触点 112和栅极触点114。可以执行退火工艺以在外延源极/漏极区域86和88 与源极/漏极触点112之间的界面处形成硅化物。源极/漏极触点112被物 理地和电气地耦合到外延源极/漏极区域86和88，并且栅极触点114被物 理地和电气地耦合到栅极电极106。源极/漏极触点112和栅极触点114可 以以不同的工艺形成，或者可以以相同的工艺形成。尽管被示出为形成在 相同的横截面中，但应理解，源极/漏极触点112和栅极触点114中的每一 个可以被形成在不同的横截面中，这可以避免触点的短路。

图23和24示出了先前在图16中示出的第一层86A和88A的另一配 置。该实施例类似于图1-22的先前的实施例，除了在该实施例中，第一层 86A和88A在凹槽85和87的侧壁和底部上具有基本上均匀的厚度T3。这 里将不再重复关于该实施例的与前述实施例相类似的细节。

图23是如图16所示的工艺的等同中间阶段(图16的掩模89被移 除)，并且这里不再重复描述。在图23中，第一层86A可以包括SiC、 SiCP等、或它们的组合，并且第一层88A可以包括SiC、SiGeC、SiGeBC 等、或它们的组合。第一层86A和88A可以外延生长以分别与凹槽85和 87成直线。外延工艺可以通过向凹槽85/87中的鳍58引入硅前体(例如， 硅烷(SiH₄)、二氯硅烷(DCS)(SiH₄Cl₂)或其组合)和碳前体(例如， 甲基硅烷(CSiH₆))来开始。在实施例中，硅前体以从约400sccm至约 1200sccm(例如，约850sccm)的流速引入，而碳前体以从约10sccm至 约40sccm(例如，约25sccm)的流速引入。此外，可以在从约630℃至 约710℃(例如，约700℃)的温度以及约100Torr至约300Torr之间 (例如，约200Torr)的压力下执行沉积。碳前体的流速低于先前的实施 例。第一层86A/88A可以被形成为具有从约0.2％至约5％的范围内(例如， 约3％)的碳的原子浓度。区域50B中的第一层86A(例如，SiC和/或SiCP)和区域50C中的第一层88A(例如，SiC、SiGeC或SiGeBC)相对 于移除虚设栅极72期间使用的刻蚀剂具有低刻蚀率，并且可以帮助保护 源极/漏极区域88在虚设栅极移除工艺期间免受攻击和损坏。

如在先前的实施例中讨论的，可以在不同的时间并且通过不同的工艺 来形成源极/漏极区域86和88。

图24示出了对图23的结构的进一步工艺。这两个图之间的工艺类似 于上面参考图16到图22所示出和描述的工艺，并且图22是与图24等同 的中间阶段，此处不再重复描述。

图25至图28示出了先前在图1-22中示出的源极/漏极区域86和88的 另一配置。该实施例类似于图1-22的先前的实施例，除了在该实施例中， 凹槽85和87通过包括各向异性刻蚀和各向同性刻蚀的两步刻蚀工艺形成。 此处不再重复关于该实施例的与先前的实施例类似的细节。

图25是与图9相同的工艺的中间阶段(除了在图25中，凹槽85A和 87A两者被示出为被同时形成)，并且这里不再重复描述。在图25中，凹 槽85A和87A等同于上述凹槽85和87并通过第一各向异性刻蚀工艺形成。 图26示出了对图25的结构的进一步工艺。尽管图25-27示出了被同时形 成的源极/漏极区域86和88，但如前面的实施例所讨论的，可以在不同的 时间并通过不同的工艺来形成源极/漏极区域86和88。

在图26中，对凹槽85A和87A执行第二刻蚀工艺以形成凹槽85B和 87B。第二刻蚀工艺可以是各向同性湿法刻蚀工艺。在一些实施例中，可 以使用包括Cl₂、NF₃、其组合等的工艺气体混合物来执行各向同性刻蚀工 艺。在第二刻蚀工艺之后，凹槽85B和87B的侧壁在栅极间隔件84的外 侧壁下方横向延伸距离D1。在一些实施例中，距离D1在从约0.3nm至约5nm的范围内。该第二刻蚀工艺可以增加外延源极/漏极区域86的体积， 这可以增加FinFET的移动性。

图27示出了对图26的结构的进一步工艺。这两个图之间的工艺类似 于上面参考图8到图16所示出和描述的工艺，并且图27是与图26等同的 中间阶段，此处不再重复描述。

如图27所示，第一层86A和88A在凹槽85B和87B的侧壁处具有厚 度T4，在凹槽85B和87B的底部具有厚度T5。在一些实施例中，厚度T4 在从约3nm至约12nm的范围内，并且厚度T5在从约3nm至约12nm 的范围内。由于源极/漏极区域的体积较大，该实施例中的厚度T4和T5 可以大于先前的实施例的厚度T1和T2。在该实施例中，由于来自第二刻 蚀工艺的凹槽85B和87B的较大体积，用于形成第一层86A和88A的外 延工艺可以比先前的实施例中用于形成第一层86A和88A的外延工艺更长。 在一些实施例中，厚度的比率T4/T5在从约0.3至约1.3的范围内。侧壁处 在3nm和12nm之间的厚度T4具有足够的厚度以在移除虚设栅极期间提 供对湿法刻蚀的保护，同时也不会太厚而显著减少第二层86B和88B的体 积，因为第二层86B和88B可以用作对器件的沟道区域施加应变的应激源。

第二层86B和88B可以在第一层86A和88A上外延生长以填充凹槽 85B和87B的剩余部分。区域50B和50C中的外延源极/漏极区域86和88 的第二层86B和88B可以具有从鳍58的相应表面凸起的表面，并且可以 具有小平面。在该实施例中，由于来自第二刻蚀工艺的凹槽85B和87B的 体积较大，用于形成第二层86B和88B的外延工艺可以比先前的实施例中 用于形成第二层86B和88B的外延工艺更长。

图28示出了对图27的结构的进一步工艺。这两个图之间的工艺类似 于上面参考图16到图22所示出和描述的工艺，并且图28是与图22等同 的中间阶段，此处不再重复描述。

实施例可以实现优势。所公开的实施例通过加宽用于虚设栅极移除工 艺的工艺窗口来提高FinFET器件的可靠性。在传统FinFET中，侧壁间隔 件中的缺陷或断裂可能允许在移除虚设栅极期间使用的刻蚀刻剂攻击并损 坏源极/漏极区域。在所公开的实施例中，源极/漏极区域包括第一层86A， 该第一层86A相对于在移除虚设栅极期间使用的刻蚀剂具有低刻蚀率，以 保护源极/漏极区域在虚设栅极移除工艺期间免受攻击和损坏。例如，如果在栅极密封间隔件80和/或栅极间隔件84中存在缺陷或断裂，则相对于所 使用的刻蚀剂具有低刻蚀率的第一层86A将在虚设栅极移除工艺期间保护 第二层86B免受攻击并损坏源极/漏极区域86。如果源极/漏极区域86在虚 设栅极移除工艺期间被损坏，则后续形成替换栅极可能允许替换栅极的金 属挤出穿过缺陷并进入源极/漏极区域的受损区域。该挤出的栅极部分可能 使得栅极短路到源极/漏极区域并使得器件不起作用。

实施例是一种包括下列项的器件，包括：第一鳍，从衬底延伸；第一 栅极堆叠，在第一鳍上方并沿着第一鳍的侧壁；第一栅极间隔件，沿第一 栅极堆叠的侧壁被布置；以及第一外延源极/漏极区域，在第一鳍中并且与 第一栅极间隔件相邻。第一外延源极/漏极区域包括：第一外延层，在第一 鳍上，第一外延层包括硅和碳；第二外延层，在第一外延层上，第二外延 层具有与第一外延层不同的材料成分，第一外延层将第二外延层和第一鳍 分离；以及第三外延层，在第二外延层上，并且第三外延层具有与第一外 延层不同的材料成分。

实施例可以包括以下特征中的一个或多个。第一外延层在第一外延源 极/漏极区域的侧面和底部具有均匀厚度的器件。第一外延层在第一外延源 极/漏极区域的底部比在第一外延源极/漏极区域的侧面更厚的器件。第一 外延层具有在从0.2％至5％的范围内的碳的原子浓度的器件。第二外延层 具有包括小平面的顶表面，并且第三外延层在第二外延层的包括小平面的 顶面上具有均匀厚度的器件。第三外延层接触第一外延层和第一栅极间隔 件的器件。还包括下列项的器件：第二鳍，从衬底延伸；第二栅极堆叠， 在第二鳍上方并沿着第二鳍的侧壁；第二栅极间隔件，沿着第二栅极堆叠 的侧壁被布置；以及第二外延源极/漏极区域，在第二鳍中并且与第二栅极 间隔件相邻，第二外延源极/漏极区域具有与第一外延源极/漏极区域不同 的材料成分。第一外延源极/漏极区域在第一栅极间隔件下方延伸的器件。

在实施例中，一种方法包括：在从衬底向上延伸的第一鳍上方并沿着 第一鳍的侧壁沉积第一虚设栅极；沿着第一虚设栅极的侧壁形成第一栅极 间隔件；在第一鳍中与第一栅极间隔件相邻地形成第一凹槽；以及在第一 凹槽中形成第一源极/漏极区域，形成第一源极/漏极区域包括：在第一凹 槽中外延生长第一层，第一层包括硅和碳；在第一层上外延生长第二层， 第二层具有与第一层不同的材料成分，第一层将第二层与第一鳍分离；并 且在第二层上外延生长第三层，并且第三层具有与第一层不同的材料成分。

实施例可以包括以下特征中的一个或多个。形成第一凹槽包括在第一 鳍上执行各向异性刻蚀工艺的方法，其中，在各向异性刻蚀工艺之后，第 一凹槽不在第一栅极间隔件下方延伸。形成第一凹槽包括在第一鳍上执行 各向异性刻蚀工艺的方法，并且在各向异性刻蚀工艺之后，在第一鳍上执 行各向同性刻蚀工艺，其中，在各向同性刻蚀工艺之后，第一凹槽在第一 栅极间隔件下方延伸。还包括利用在第一鳍上方并沿着第一鳍的侧壁被布置的功能栅极堆叠来替换第一虚设栅极的方法。还包括在第一鳍的上表面 处形成轻微掺杂漏极区域的方法，其中，第一凹槽延伸穿过轻微掺杂漏极 区域，并且其中，第一层沿着轻微掺杂漏极区域延伸。第一层在第一凹槽 的侧面和底部具有均匀厚度的方法。第一层在第一凹槽的底部比在第一凹 槽的侧面更厚的方法。第二层具有在第一鳍的上表面上方凸起的具有小平 面的顶表面，并且第三层在第二层的具有小平面的顶面上具有均匀厚度的 方法。

在实施例中，一种方法，包括：在从衬底向上延伸的第一鳍上方并沿 着第一鳍的侧壁形成第一虚设栅极；沿着第一虚设栅极的侧壁形成第一栅 极间隔件；各向异性地刻蚀第一鳍中与第一栅极间隔件相邻的第一凹槽； 在第一凹槽中外延生长第一源极/漏极区域，该第一源极/漏极区域包括第 一外延含碳层、第二外延层和第三外延层，第一外延层含碳层与第一凹槽 成直线，第二外延层在第一外延含碳层上，第二外延层具有与第一外延含碳层不同的材料成分，并且第三外延层在第二外延层上，第三外延层具有 与第一外延含碳层不同的材料成分，并且利用在第一鳍上方并沿着第一鳍 的侧壁被布置的功能栅极堆叠替换第一虚设栅极。

实施例可以包括以下特征中的一个或多个。还包括各向异性地刻蚀第 一凹槽，在第一凹槽上执行各向同性刻蚀工艺的方法，其中，在各向同性 刻蚀工艺之后，第一凹槽在第一栅极间隔件下方延伸。第一源极/漏极区域 的第一外延含碳层防止功能栅极堆叠的材料延伸到第一源极/漏极区域中的 方法。第一外延含碳层在第一凹槽的底部比在第一凹槽的侧面更厚的方法。

上文概述了一些实施例的特征，以使本领域技术人员可以更好地理解 本公开的各个方面。本领域技术人员应当明白，他们可以容易地使用本公 开作为基础来设计或修改其他工艺和结构，以实施与本文所介绍的实施例 相同的目的和/或实现相同的优点。本领域技术人员还应当意识到，这些等 同构造并不脱离本公开的精神和范围，并且他们可能在不脱离本公开的精 神和范围的情况下进行各种改动、替代和变更。

示例1是一种半导体器件，包括：第一鳍，所述第一鳍从衬底延伸； 第一栅极堆叠，所述第一栅极堆叠在所述第一鳍上方并且沿着所述第一鳍 的侧壁；第一栅极间隔件，所述第一栅极间隔件沿着所述第一栅极堆叠的 侧壁被布置；以及第一外延源极/漏极区域，所述第一外延源极/漏极区域 在所述第一鳍中并且与所述第一栅极间隔件相邻，所述第一外延源极/漏极 区域包括：第一外延层，所述第一外延层在所述第一鳍上，所述第一外延 层包括硅和碳；第二外延层，所述第二外延层在所述第一外延层上，所述 第二外延层具有与所述第一外延层不同的材料成分，所述第一外延层将所 述第二外延层和所述第一鳍分离；以及第三外延层，所述第三外延层在所 述第二外延层上，所述第三外延层具有与所述第一外延层不同的材料成分。

示例2包括根据示例1所述的器件，其中，所述第一外延层在所述第 一外延源极/漏极区域的侧面和底部具有均匀的厚度。

示例3包括根据示例1所述的器件，其中，所述第一外延层在所述第 一外延源极/漏极区域的底部比在所述第一外延源极/漏极区域的侧面更厚。

示例4包括根据示例1所述的器件，其中，所述第一外延层具有在从 0.2％至5％的范围内的碳的原子浓度。

示例5包括根据示例1所述的器件，其中，所述第二外延层具有包括 小平面的顶表面，并且其中，所述第三外延层在所述第二外延层的包括小 平面的顶表面上具有均匀的厚度。

示例6包括根据示例1所述的器件，其中，所述第三外延层接触所述 第一外延层和所述第一栅极间隔件。

示例7包括根据示例1所述的器件，还包括：第二鳍，所述第二鳍从 所述衬底延伸；第二栅极堆叠，所述第二栅极堆叠在所述第二鳍上方并且 沿着所述第二鳍的侧壁；第二栅极间隔件，所述第二栅极间隔件沿着所述 第二栅极堆叠的侧壁被布置；以及第二外延源极/漏极区域，所述第二外延 源极/漏极区域在所述第二鳍中并且与所述第二栅极间隔件相邻，所述第二 外延源极/漏极区域具有与所述第一外延源极/漏极区域不同的材料成分。

示例8包括根据示例1所述的器件，其中，所述第一外延源极/漏极区 域在所述第一栅极间隔件下方延伸。

示例9是一种制造半导体器件的方法，包括：在从衬底向上延伸的第 一鳍上方并且沿着所述第一鳍的侧壁沉积第一虚设栅极；沿着所述第一虚 设栅极的侧壁形成第一栅极间隔件；在所述第一鳍中与所述第一栅极间隔 件相邻地形成第一凹槽；以及在所述第一凹槽中形成第一源极/漏极区域， 所述形成第一源极/漏极区域包括：在所述第一凹槽中外延生长第一层，所 述第一层包括硅和碳；在所述第一层上外延生长第二层，所述第二层具有 与所述第一层不同的材料成分，所述第一层将所述第二层与所述第一鳍分 离；并且在所述第二层上外延生长第三层，所述第三层具有与所述第一层 不同的材料成分。

示例10包括根据示例9所述的方法，其中，形成所述第一凹槽包括： 在所述第一鳍上执行各向异性刻蚀工艺，其中，在所述各向异性刻蚀工艺 之后，所述第一凹槽不在所述第一栅极间隔件下方延伸。

示例11包括根据示例9所述的方法，其中，形成所述第一凹槽包括： 在所述第一鳍上执行各向异性刻蚀工艺；并且在所述各向异性刻蚀工艺之 后，在所述第一鳍上执行各向同性刻蚀工艺，其中，在所述各向同性刻蚀 工艺之后，所述第一凹槽在所述第一栅极间隔件下方延伸。

示例12包括根据示例9所述的方法，还包括：利用在所述第一鳍上 方并且沿着所述第一鳍的侧壁被布置的功能栅极堆叠来替换所述第一虚设 栅极。

示例13包括根据示例9所述的方法，还包括：在所述第一鳍的上表 面处形成轻微掺杂漏极区域，其中，所述第一凹槽延伸穿过所述轻微掺杂 漏极区域，并且其中，所述第一层沿着所述轻微掺杂漏极区域延伸。

示例14包括根据示例9所述的方法，其中，所述第一层在所述第一 凹槽的侧面和底部具有均匀的厚度。

示例15包括根据示例9所述的方法，其中，所述第一层在所述第一 凹槽的底部比在所述第一凹槽的侧面更厚。

示例16包括根据示例9所述的方法，其中，所述第二层具有在所述 第一鳍的上表面上方凸起的包括小平面的顶表面，并且所述第三层在所述 第二层的包括小平面的顶表面上具有均匀的厚度。

示例17是一种制造半导体器件的方法，包括：在从衬底向上延伸的 第一鳍上方并且沿着所述第一鳍的侧壁形成第一虚设栅极；沿着所述第一 虚设栅极的侧壁形成第一栅极间隔件；各向异性地刻蚀所述第一鳍中与所 述第一栅极间隔件相邻的第一凹槽；在所述第一凹槽中外延生长第一源极/ 漏极区域，所述第一源极/漏极区域包括第一外延含碳层、第二外延层和第 三外延层，所述第一外延层含碳层与所述第一凹槽成直线，所述第二外延层在所述第一外延含碳层上，所述第二外延层具有与所述第一外延含碳层 不同的材料成分，并且所述第三外延层在所述第二外延层上，所述第三外 延层具有与所述第一外延含碳层不同的材料成分；并且利用在所述第一鳍 上方并且沿着所述第一鳍的侧壁被布置的功能栅极堆叠替换所述第一虚设 栅极。

示例18根据示例17所述的方法，还包括：各向异性地刻蚀第一凹槽， 在所述第一凹槽上执行各向同性刻蚀工艺，其中，在所述各向同性刻蚀工 艺之后，所述第一凹槽在所述第一栅极间隔件下方延伸。

示例19根据示例17所述的方法，其中，所述第一源极/漏极区域的第 一外延含碳层防止所述功能栅极堆叠的材料延伸到所述第一源极/漏极区域 中。

示例20根据示例17所述的方法，其中，所述第一外延含碳层在所述 第一凹槽的底部比在所述第一凹槽的侧面更厚。