具体实施方式

在下文中，将详细地描述本发明的实施例，使得本领域技术人员很容易实现本发明。

图1是示出根据发明构思的一些示例实施例的存储器系统的框图。参考图1，存储系统10可以包括存储器控制器100和存储器器件200。存储器控制器100可以控制存储器器件200的整体操作。例如，存储器控制器100可以控制存储器器件200，从而从存储器器件200输出数据和/或将数据存储在存储器器件200中。例如，存储器控制器100可以被实现为片上系统(SoC)的一部分，但是示例实施例不限于此。

存储器控制器100可以包括主机接口电路110、训练控制器120和寄存器130。主机接口电路110可以生成时钟信号CK和将时钟信号CK发送到存储器器件200。时钟信号CK可以是在高电平和低电平之间周期性转换的信号。主机接口电路110可以基于时钟信号CK的转换定时，将包括命令CMD和/或地址ADD的命令/地址信号CA发送到存储器器件200。可以通过多个信号线将命令/地址信号CA发送到存储器器件200。

主机接口电路110可以生成写数据选通信号WDQS和将写数据选通信号WDQS发送到存储器器件200。写数据选通信号WDQS可以是或对应于在至少两个电平之间(例如，在高电平和低电平之间)周期性转换的信号。主机接口电路110可以基于写数据选通信号WDQS的转换定时，将包括数据DATA的数据信号DQ发送到存储器器件200。可以通过多个信号线将数据信号DQ发送到存储器器件200。

主机接口电路110可以从存储器器件200接收读数据选通信号RDQS。读数据选通信号RDQS可以是或对应于在至少两个电平(例如，高电平和低电平)之间周期性转换的信号。主机接口电路110可以基于读数据选通信号RDQS的转换定时，从存储器器件200接收数据信号DQ和采样数据信号DQ。因此，主机接口电路110可以从数据信号DQ获得数据DATA。

训练控制器120可以控制针对存储器器件200的训练操作。训练控制器120可以通过训练确定训练值。例如，训练控制器120可以确定由主机接口电路110发送的数据信号DQ中的每一个的发送定时，并且可以确定由主机接口电路110接收的数据信号DQ中的每一个的接收定时。因此，可以生成关于数据信号DQ的发送定时信息和接收定时信息。此处，发送定时是/对应于主机接口电路110将包括数据DATA的数据信号DQ发送到存储器器件200的定时，并且将数据DATA发送到存储器器件200的时间(或定时)可以根据发送定时变化。接收定时是/对应于主机接口电路110对从存储器器件200接收的数据信号DQ进行采样的定时，对数据信号DQ中的每一个采样的时间(或定时)可以根据接收定时变化。

训练控制器120可以以包括模拟电路和/或数字电路的硬件来实现，和/或可以以包括由存储器控制器100内部的中央处理单元(CPU)执行的多个指令的软件来实现。

寄存器130可以存储由训练控制器120生成的训练值。例如，寄存器130可以存储通过训练生成的发送定时信息和接收定时信息。

在一些示例实施例中，在训练之后，主机接口电路110可以基于寄存器130中存储的发送定时信息发送数据信号DQ，并且可以基于寄存器130中存储的接收定时信息接收数据信号DQ。具体地，主机接口电路110可以根据发送定时信息和/或接收定时信息，调整数据信号DQ的发送和/或接收时间。例如，主机接口电路110可以根据关于数据信号DQ的发送定时信息，延迟数据信号DQ中的每一个的发送时间。在这种情况下，将数据信号DQ中包括的数据DATA发送到存储器器件200的时间可以被延迟。主机接口电路110可以根据接收定时信息，延迟数据信号DQ的接收时间。在这种情况下，从存储器控制器100获得的数据信号DQ中包括的数据DATA的时间可以被延迟。

存储器器件200可以例如部分或完全地在存储器控制器100的控制下操作。例如，存储器器件200可以在存储器控制器100的控制下，输出所存储的数据和/或可以存储从存储器控制器100提供的数据。

存储器器件200可以包括存储器接口电路210和存储体220。存储器接口电路210可以从存储器控制器100接收时钟信号CK。存储器接口电路210可以从存储器控制器100接收命令/地址信号CA。存储器接口电路210可以基于时钟信号CK的转换定时(例如，上升沿和/或下降沿)对命令/地址信号CA进行采样。因此，存储器接口电路210可以获得命令/地址信号CA中包括的命令CMD和/或地址ADD。

图1示出通过相同沟道(例如命令/地址信号CA)从存储器控制器100向存储器器件200发送命令CMD和地址ADD，但是本发明不限于此。例如，可以使用不同的沟道，从存储器控制器100向存储器器件200发送命令CMD和地址ADD。

存储器接口电路210可以从存储器控制器100接收写数据选通信号WDQS。存储器接口电路210可以从存储器控制器100接收数据信号DQ。存储器接口电路210可以基于写数据选通信号WDQS的转换定时(例如，上升沿和/或下降沿)，对数据信号DQ进行采样。因此，存储器接口电路210可以从数据信号DQ获得数据DATA。

存储器接口电路210可以生成读数据选通信号RDQS并且可以将读数据选通信号RDQS发送到存储器控制器100。读数据选通信号RDQS可以是在高电平和低电平之间周期性转换的信号。在一些示例实施例中，存储器接口电路210可以基于从存储器控制器100接收的写数据选通信号WDQS，生成读数据选通信号RDQS。存储器接口电路210可以基于写数据选通信号WDQS的转换定时，将数据信号DQ发送到存储器控制器100。因此，数据信号DQ可以与读数据选通信号RDQS的沿定时对齐并且被发送到存储器控制器100。然而，示例实施例不限于此，并且存储器接口电路210可以基于时钟信号CK生成读数据选通信号RDQS，并且将数据信号DQ发送到存储器控制器100。

在一些示例实施例中，写数据选通信号WDQS和读数据选通信号RDQS中的每一个的频率可以是时钟信号CK的频率的两倍(双倍)。例如，时钟信号CK的频率可以是1.6GHz，并且写数据选通信号WDQS和读数据选通信号RDQS中的每一个的频率可以是3.2GHz。然而，示例实施例不限于此，并且写数据选通信号WDQS和读数据选通信号RDQS中的每一个的频率可以是时钟信号CK的频率的N倍(N是大于或等于二的自然数)。

存储器接口电路210可以基于从存储器控制器100接收的命令CMD和地址ADD，生成控制信号iCTRL，并且可以将控制信号iCTRL提供给存储体220。例如，控制信号iCTRL可以包括行地址和/或列地址。

存储体220可以包括连接到字线和位线的多个存储器单元。例如，所述多个存储器单元中的每一个可以是或对应于动态随机存取存储器(DRAM)单元，例如，一个晶体管/一个电容器DRAM单元。在这种情况下，主机接口电路110和存储器接口电路210可以基于诸如双倍数据速率(DDR)、低功率双倍数据速率(LPDDR)、图形双倍数据速率(GDDR)、宽I/O、高带宽存储器(HBM)、混合存储器立方体(HMC)等之类的至少一个标准的传送输入/输出信号。然而，示例实施例不限于此，并且所述多个存储器单元中的每一个可以是诸如电阻式RAM(RRAM)单元之类的各种类型的存储器单元。

存储体220可以响应于控制信号iCTRL，将数据DATA写到存储器单元或从存储器单元读数据DATA。虽然未在图1中示出，但是存储体220还可以包括用于写操作和/或读操作的行解码器、列解码器和读出放大器。

如上所述，存储器控制器100和存储器器件200可以基于通过训练确定的发送定时和接收定时，发送和接收数据信号DQ。然而，示例实施例不限于此。例如，除了通过训练的数据信号DQ，训练控制器120还可以基于时钟信号CK、写数据选通信号WDQS和/或读数据选通信号RDQS确定所发送或所接收的各输入/输出信号的发送定时和/或接收定时。例如，训练控制器120可以确定存储器控制器100和存储器器件200之间发送和/或接收的命令/地址信号CA和各控制信号(未示出)(例如，数据总线反相(data bus inversion)(DBI)、数据奇偶校验(DPAR)等)的发送定时和/或接收定时。在下文中，为了便于描述，将基于数据信号DQ详细描述一些示例实施例，但是示例实施例不限于此，并且下面描述的实施例可以被应用于包括命令/地址信号CA的各输入/输出信号。

图2是示出图1的存储器系统的示例操作的流程图。参考图1和图2，在操作S11中，存储器系统10可以执行初始化。例如，当存储器系统10上电时，存储器控制器100和存储器器件200可以根据可变的(或备选地，预先确定的)方法执行初始化。在初始化期间，存储器控制器100可以对存储器器件200提供电源电压，执行各种初始设置操作，并且从存储器器件200读取必要的信息。

在操作S12中，存储器系统10可以执行读训练操作。例如，为了优化或提高从存储器器件200接收的数据DATA的信号完整性或数据眼图，存储器控制器100可以确定数据信号DQ的接收定时，并且生成接收定时信息。

在操作S13中，存储器系统10可以执行写训练操作。例如，为了优化或提高发送到存储器器件200的数据DAT的信号完整性或数据眼图，存储器控制器100可以确定数据信号DQ的发送定时，并且生成发送定时信息。

在执行上面描述的操作S11至操作S13的初始化或训练操作之后，在操作S14中，存储器系统10可以执行正常操作。例如，存储器控制器100可以基于根据读训练操作确定的接收定时，通过对从存储器器件200接收的数据信号DQ进行采样，获得数据DATA。存储器控制器100可以基于根据写训练操作确定的发送定时，将数据信号DQ发送到存储器器件200。

在一些示例实施例中，在操作S12之前，存储器系统10可以通过对命令/地址信号CA执行训练，确定命令/地址信号CA的发送定时。在一些示例实施例中，在操作S12之前，存储器系统10对写数据选通信号WDQS执行训练，使得时钟信号CK的转换定时和写数据选通信号WDQS的转换定时对齐。

图3是示出图1的存储器系统的读训练操作和写训练操作的示例的图。参考图3，存储器器件200可以包括写数据选通引脚W_P、读数据选通引脚R_P、以及数据引脚D_P。存储器控制器100可以通过写数据选通引脚W_P将写数据选通信号WDQS发送到存储器器件200，并且通过读数据选通引脚R_P从存储器器件200接收读数据选通信号RDQS。存储器控制器100可以通过数据引脚D_P将数据信号DQ发送到存储器器件200和/或可以从存储器器件200接收数据信号DQ。

存储器器件200的数据引脚D_P可以被划分为第一引脚组PG1和第二引脚组PG2。第一引脚组PG1和第二引脚组PG2中的每一个可以包括至少两个数据引脚(例如，至少或正好八个数据引脚)。例如，第一引脚组PG1可以包括第一数据引脚D_P1和第二数据引脚D_P2，并且第二引脚组PG2可以包括第三数据引脚D_P3和第四数据引脚D_P4。例如，第一数据引脚D_P1和第二数据引脚D_P2可以彼此相邻的设置，并且第三数据引脚D_P3和第四数据引脚D_P4可以彼此相邻的设置。存储器控制器100可以通过第一数据引脚D_P1至第四数据引脚D_P4，将第一数据信号DQ1至第四数据信号DQ4发送到存储器器件200、或者从存储器器件200接收第一数据信号DQ1至第四数据信号DQ4。

存储器控制器100可以存储与存储器器件200的引脚有关的组信息。例如，存储器控制器100可以存储与第一引脚组PG1和第二引脚组PG2中包括的数据引脚D_P有关的信息。例如，与引脚有关的组信息可以是可变的和/或由标准预先确定的。例如，与引脚有关的组信息可以存储在图1的寄存器130中。

存储器控制器100可以对每一个引脚组执行训练。例如，存储器控制器100可以通过对第一引脚组PG1执行写训练操作，确定与第一引脚组PG1相对应的第一发送定时TT1，并且通过对第二引脚组PG2执行写训练操作，确定与第二引脚组PG2相对应的第二发送定时TT2。所确定的发送定时TT1和TT2可以分别存储在与第一引脚组PG1和第二引脚组PG2相对应的寄存器130中。例如，一个引脚组中包括的数据引脚D_P的发送定时可以同样地或以相同的方式和/或在相同的时间确定。例如，存储器控制器100可以通过对第一引脚组PG1执行读训练操作，确定与第一引脚组PG1相对应的第一接收定时RT1，并且通过对第二引脚组PG2执行读训练操作，确定与第二引脚组PG2相对应的第二接收定时RT2。所确定的接收定时RT1和RT2可以分别存储在与第一引脚组PG1和第二引脚组PG2相对应的寄存器130中。例如，一个引脚组中包括的数据引脚D_P的接收定时可以同样地确定，例如，以相同的方式和/或在相同的时间确定。因此，可以针对每一个引脚组确定发送定时和接收定时。

根据一些示例实施例，针对存储器器件200的特定引脚的训练操作是指确定发送到特定引脚的信号的期望的(例如，最优的)发送定时的操作和/或是指确定通过特定引脚接收的信号的期望的(例如，最优的)接收定时(即，期望的，例如，最优的采样定时)的操作。

在训练之后的写操作中，存储器控制器100可以基于第一发送定时TT1和写数据选通信号WDQS，将第一数据信号DQ1和第二数据信号DQ2发送到存储器器件200，并且可以基于第二发送定时TT2，将第三数据信号DQ3和第四数据信号DQ4发送到存储器器件200。存储器器件200可以基于写数据选通信号WDQS，对第一数据信号DQ1至第四数据信号DQ4进行采样。

在训练之后的读操作中，存储器器件200可以将第一数据信号DQ1至第四数据信号DQ4与读数据选通信号RDQS一起发送到存储器控制器100。存储器控制器100可以基于第一接收定时RT1使用读选通信号RDQS，对第一数据信号DQ1和第二数据信号DQ2进行采样，并且可以基于所述第二接收定时RT2，对第三数据信号DQ3和第四数据信号DQ4进行采样。

图3示出数据引脚D_P被划分成两个引脚组PG1和PG2，但是示例实施例不限于此。例如，数据引脚D_P可以被划分成三个或更多个引脚组。

如上所述，根据发明构思的一些示例实施例，可以针对每一组数据引脚D_P执行训练。在这种情况下，存储器控制器100可以针对每一组存储发送定时和接收定时，而无需必须针对数据引脚D_P中的每一个存储(例如，分别存储)发送定时和接收定时。因此，当针对每一组数据引脚D_P执行训练时，与针对每一个数据引脚D_P执行(例如，分别执行)训练时相比，可以提高速度，和/或可以减小用于存储发送定时和接收定时的寄存器130的容量。因此，可以减少用于训练的资源。

图4是图3的存储器器件的示例框图。参考图3和图4，存储器器件200可以包括第一引脚组PG1、第二引脚组PG2和写数据选通引脚W_P，并且还可以包括第一电路块201和第二电路块202。第一电路块201可以通过第一引脚组PG1接收第一数据信号DQ_1，并且可以通过写数据选通引脚W_P接收写数据选通信号WDQS。第二电路块202可以通过第二引脚组PG2接收第二数据信号DQ_2，并且可以通过写数据选通引脚W_P接收写数据选通信号WDQS。例如，第一电路块201和第二电路块202可以基于一个写数据选通信号WDQS操作。

第一电路块201可以基于写数据选通信号WDQS对第一数据信号DQ_1进行采样。在这种情况下，第一数据信号DQ_1可以由存储器控制器100基于一个训练值(例如，第一发送定时TT1)发送。第二电路块202可以基于写数据选通信号WDQS对第二数据信号DQ_2进行采样。在这种情况下，第二数据信号DQ_2可以由存储器控制器100基于一个训练值(例如，第二发送定时TT2)发送。

在一些示例实施例中，第一电路块201和第二电路块202中的每一个可以包括相位比较器。第一电路块201和第二电路块202中的每一个可以在针对数据引脚的训练过程中，通过相位比较器对写数据选通信号WDQS和通过该数据引脚接收的数据信号的相位进行比较。例如，相位比较结果可以基于写数据选通信号WDQS通过对数据信号进行采样，通过相位比较器生成。存储器控制器100可以基于相位比较的结果，确定针对该数据引脚的训练值。例如，存储器控制器100可以基于各个定时将数据信号发送到存储器器件200。存储器控制器100可以从存储器器件200接收与各个定时相对应的相位比较结果。存储器控制器100可以确定训练值，使得相位比较结果中的写数据选通信号WDQS和数据信号之间的定时窗被提高/最大化。

在一些示例实施例中，第一引脚组PG1和第一电路块201以及第二引脚组PG2和第二电路块202可以设置在单片硅基板上。在一些示例实施例中，第一引脚组PG1和第一电路块201以及第二引脚组PG2和第二电路块202是偏移和/或镜像关系。

图5是示出图3的存储器控制器的读训练操作的示例的流程图。参考图3和图5，在操作S101中，存储器控制器100可以从特定的(或备选地，预先确定的)引脚组选择一个数据引脚。例如，存储器控制器100可以从第一引脚组PG1选择第一数据引脚D_P1并且从第二引脚组PG2选择第三数据引脚D_P3。

在操作S102中，存储器控制器100可以对所选择的数据引脚执行读训练。存储器控制器100可以执行读训练，以确定通过所选择的数据引脚从存储器器件200接收的数据信号的接收定时。例如，存储器控制器100可以通过对第一数据引脚D_P1执行读训练，将第一数据信号DQ1的接收定时确定为第一接收定时RT1。

在操作S103中，存储器控制器100可以将根据读训练确定的接收定时确定为与该引脚组相对应的接收定时。存储器控制器100可以存储所确定的与该引脚组相对应的接收定时。例如，存储器控制器100可以将根据对第一数据引脚D_P1的读训练确定的第一接收定时RT1确定为与第一引脚组PG1相对应的接收定时。

图6是示出图3的存储器控制器的写训练操作的示例的流程图。参考图3和图6，在操作S111中，存储器控制器100可以从特定的(或备选地，预先确定的)引脚组中选择一个数据引脚。例如，存储器控制器100可以从第一引脚组PG1选择第一数据引脚D_P1并且从第二引脚组PG2选择第三数据引脚D_P3。然而，示例实施例不限于此。

在操作S112中，存储器控制器100可以对所选择的数据引脚执行写训练。存储器控制器100可以执行写训练，以确定通过所选择的数据引脚发送到存储器器件200的数据信号的发送定时。例如，存储器控制器100可以通过对第一数据引脚D_P1执行写训练，将第一数据信号DQ1的发送定时确定为第一发送定时TT1。在这种情况下，可以执行写训练，使得写数据选通信号WDQS和第一数据信号DQ1之间的定时窗被提高/最大化。

在操作S113中，存储器控制器100可以将根据写训练确定的发送定时确定为与该引脚组相对应的发送定时。存储器控制器100可以存储所确定的与该引脚组相对应的发送定时。例如，存储器控制器100可以将根据对第一数据引脚D_P1的写训练而确定的第一发送定时TT1确定为与第一引脚组PG1相对应的发送定时。

在示例实施例中，与图5和图6中所示的不同，存储器控制器100可以对多个引脚组中的一组的每一个引脚执行训练，然后基于针对该引脚的训练结果确定与该引脚组相对应的训练值。在示例实施例中，所确定的与一个引脚组相对应的训练值可以用于确定另一引脚组的训练值。在这种情况下，可以省略针对另一引脚组的每一个引脚的训练。

如上所述，当针对每一组数据引脚D_P执行读训练时，存储器控制器100可以通过一个引脚组以相同的(例如，基本上相同的)定时对从存储器器件200接收的数据信号进行采样。当以相同的定时对数据信号进行采样时，这可以对应于针对数据信号的采样定时偏移被减小或最小化。在这种情况下，为了提高/优化所采样的数据信号的数据误比特率，从存储器器件200通过一个引脚组发送的数据信号应当或必须以相同的定时发送到存储器控制器100。当以相同的定时发送数据信号时，这可以对应于所发送的数据信号的数据偏移被减小或最小化。

如上所述，当针对每一组数据引脚D_P执行写训练时，存储器控制器100可以以相同的定时将与一个引脚组相对应的数据信号发送到存储器器件200。当以相同的定时发送数据信号时，这可以对应于所发送的数据信号的数据偏移被减小或最小化。存储器器件200可以对从存储器控制器100通过一个引脚组发送的数据信号进行采样。在这种情况下，应当以相同的定时对数据信号进行采样，以提高/优化所采样的数据信号的数据误比特率。换言之，数据信号的采样定时偏移应当被减小或最小化。

在下文中，将详细描述减小/最小化通过一个引脚组从存储器器件200发送到存储器控制器100的数据信号的数据偏移、以及减小/最小化通过一个引脚组发送到存储器器件200的数据信号的采样定时偏移的存储器系统10。

图7是示意性地示出图3的存储器系统的框图。为了便于说明，描述用于根据参考图3描述的写训练结果(即，第一发送定时TT1和第二发送定时TT2)执行写操作的存储器系统10的配置，但是示例实施例不限于此。

参考图7，存储器控制器100可以包括写数据选通引脚W_P′、第一引脚组PG1′和第二引脚组PG2′。写数据选通引脚W_P′、第一引脚组PG1′和第二引脚组PG2′可以对应于存储器器件200的写数据选通引脚W_P、第一引脚组PG1和第二引脚组PG2。存储器控制器100可以包括锁相环111、相位控制器112、延迟电路113、第一发送器组114和第二发送器组115。例如，锁相环111、相位控制器112、延迟电路113、第一发送器组114和第二发送器组115可以包括在图1的主机接口电路110中。

锁相环111可以生成随特定的(或备选地，预先确定的)相位转换的写数据选通信号WDQS。写数据选通信号WDQS可以被提供给相位控制器112，并且可以通过写数据选通引脚W_P′被发送到存储器器件200。在示例实施例中，虽然在图7中未示出，但是写数据选通信号WDQS可以通过设置在锁相环111和写数据选通引脚W_P′之间的分离的发送器(或缓存器)被发送到存储器器件200。

相位控制器112可以生成写数据选通信号pWDQS，写数据选通信号pWDQS的相位通过调整写数据选通信号WDQS的相位进行调整。例如，相位控制器112可以调整写数据选通信号WDQS的相位，使得写数据选通信号WDQS和相位经调整的写数据选通信号pWDQS之间的相位差是90度。

延迟电路113可以延迟写数据选通信号pWDQS，写数据选通信号pWDQS的相位根据写训练结果进行调整。延迟电路113可以延迟写数据选通信号pWDQS以生成第一写延迟信号WDS1，写数据选通信号pWDQS的相位根据与第一引脚组PG1相对应的第一发送定时TT1进行调整。延迟电路113可以延迟写数据选通信号pWDQS，以生成第二写延迟信号WDS2，写数据选通信号pWDQS的相位根据与第二引脚组PG2相对应的第二发送定时TT2进行调整。第一写延迟信号WDS1可以被提供给第一发送器组114，并且第二写延迟信号WDS2可以被提供给第二发送器组115。在这种情况下，第一写延迟信号WDS1可以具有与第一发送定时TT1相对应的转换定时，并且第二写延迟信号WDS2可以具有与第二发送定时TT2相对应的转换定时。

第一发送器组114可以基于第一写延迟信号WDS1的转换定时，通过第一引脚组PG1′将包括数据的数据信号发送到存储器器件200。例如，第一发送器组114可以基于第一写延迟信号WDS1的转换定时，通过第一数据引脚D_P1′将包括第一数据DATA1的第一数据信号DQ1发送到存储器器件200。第一发送器组114可以基于第一写延迟信号WDS1的转换定时，通过第二数据引脚D_P2′将包括第二数据DATA2的第二数据信号DQ2发送到存储器器件200。因此，第一发送器组114可以以相同的发送定时(即，第一发送定时TT1)将数据信号中的每一个发送到存储器器件200。

第二发送器组115可以基于第二写延迟信号WDS2的转换定时，通过第二引脚组PG2′将包括数据的数据信号发送到存储器器件200。例如，第二发送器组115可以基于第二写延迟信号WDS2的转换定时，通过第三数据引脚D_P3′将包括第三数据DATA3的第三数据信号DQ3发送到存储器器件200。第二发送器组115可以基于第二写延迟信号WDS2的转换定时，通过第四数据引脚D_P4′将包括第四数据DATA4的第四数据信号DQ4发送到存储器器件200。因此，第二发送器组115可以以相同的发送定时(即，第二发送定时TT2)将数据信号中的每一个发送到存储器器件200。

通过第一引脚组PG1′输出的数据信号可以通过对应的信号线被发送到第一引脚组PG1。在这种情况下，信号线可以被配置为减小/最小化发送到第一引脚组PG1的数据信号的数据偏移。例如，将第一引脚组PG1′的数据引脚和第一引脚组PG1的数据引脚连接的信号线的长度和/或电阻可以相同或基本上相同。如上所述，由于通过第一引脚组PG1′输出的数据信号的数据偏移可以被减小或最小化，因此当发送数据信号的信号线的长度相同(假设信号线的物理性质也相同)时，数据偏移被减小/最小化的状态可以保持到直到数据信号到达第一引脚组PG1为止。例如，当发送第一数据信号DQ1的第一信号线DL1的长度和发送第二数据信号DQ2的第二信号线DL2的长度相同时，存储器器件200通过第一数据引脚D_P1和第二数据引脚D_P2接收的第一数据信号DQ1和第二数据信号DQ2的数据偏移可以被减小/最小化。例如，从第一发送器组114发送的数据信号可以以相同的定时被发送到存储器器件200。

同样，信号线可以被配置为减小/最小化发送到第二引脚组PG2的数据信号的数据偏移。例如，将第二引脚组PG2′的数据引脚和第二引脚组的数据引脚PG2连接的信号线的长度可以相同。例如，当发送第三数据信号DQ3的第三信号线DL3的长度和发送第四数据信号DQ4的第四信号线DL4的长度相同时，存储器器件200通过第三数据引脚D_P3和第四数据引脚D_P4接收的第三数据信号DQ3和第四数据信号DQ4的数据偏移可以被减小/最小化。例如，由第二发送器组115发送的数据信号可以以相同的定时被发送到存储器器件200。

存储器器件200可以包括写数据选通信号(WDQS)树211、第一接收器组212和第二接收器组213。例如，写数据选通信号(WDQS)树211、第一接收器组212和第二接收器组213可以包括在图1的存储器接口电路210中。例如，写数据选通信号(WDQS)树211、第一接收器组212和第二接收器组213可以对应于图4的第一电路块201和第二电路块202。WDQS树211可以将基于通过写数据选通引脚W_P接收的写数据选通信号WDQS转换的第一内部写数据选通信号dWDQS1发送到第一接收器组212，并且将经转换的第二内部写数据选通信号dWDQS2发送到第二接收器组213。在示例实施例中，WDQS树211可以包括多个转发器，并且可以通过转发器发送第一内部写数据选通信号dWDQS1和第二内部写数据选通信号dWDQS2。

在示例实施例中，第一内部写数据选通信号dWDQS1和第二内部写数据选通信号dWDQS2可以是/对应于通过由WDQS树211延迟写数据选通信号WDQS而生成的信号。在这种情况下，写数据选通信号WDQS和第一内部写数据选通信号dWDQS1的转换定时可以彼此不同，并且写数据选通信号WDQS和第二内部写数据选通信号dWDQS2的转换定时可以彼此不同。例如，转换定时偏移可以由WDQS树211生成。通过存储器控制器100中的训练而确定的发送定时可以补偿由WDQS树211引起的转换定时偏移。因此，写数据选通信号WDQS和第一内部写数据选通信号dWDQS1之间的偏移可以由第一发送定时TT1补偿，并且写数据选通信号WDQS和第二内部写数据选通信号dWDQS2之间的偏移可以由第二发送定时TT2补偿。

图7示出通过由WDQS树211延迟写数据选通信号WDQS来生成第一内部写数据选通信号dWDQS1和第二内部写数据选通信号WDQS2的示例，但是示例实施例不限于此。在一些示例实施例中，第一内部写数据选通信号dWDQS1和第二内部写数据选通信号dWDQS2可以是通过由WDQS树211延迟经分频的写数据选通信号而生成的信号。在这种情况下，从写数据选通信号WDQS分频的写数据选通信号可以通过位于写数据选通引脚W_P和WDQS树211之间的分频器生成。

第一接收器组212可以基于第一内部写数据选通信号dWDQS1的转换定时，对通过第一引脚组PG1接收的数据信号进行采样。因此，第一接收器组212可以从通过第一引脚组PG1接收的数据信号获得数据。例如，第一接收器组212可以基于第一内部写数据选通信号dWDQS1的转换定时，对通过第一数据引脚D_P1接收的第一数据信号DQ1进行采样以获得第一数据DATA1，以及通过对通过第二数据引脚D_P2接收的第二数据信号DQ2进行采样以获得第二数据DATA2。

第二接收器组213可以基于第二内部写数据选通信号dWDQS2的转换定时，对通过第二引脚组PG2接收的数据信号进行采样。因此，第二接收器组213可以从通过第二引脚组PG2接收的数据信号获得数据。例如，第二接收器组213可以通过基于第二内部写数据选通信号dWDQS2的转换定时对通过第三数据引脚D_P3接收的第三数据信号DQ3进行采样，以获得第三数据DATA3，以及通过对通过第四数据引脚D_P4接收的第四数据信号DQ4进行采样，以获得第四数据DATA4。

以这样的方式，当基于一个转换定时(例如，第一内部写数据选通信号dWDQS1的转换定时或第二内部写数据选通信号dWDQS2的转换定时)对通过一个引脚组接收的数据信号进行采样时，数据信号的采样定时偏移可以被减小/最小化。

如上所述，对于根据发明构思的一些示例实施例的存储器系统10，存储器控制器100可以通过一个引脚组以相同的发送定时将数据信号发送到存储器器件200。存储器器件200可以以相同的采样定时对通过一个引脚组发送的数据信号进行采样。因此，即使针对每一个引脚组执行写训练，在写操作中发送的数据信号的数据误比特率也可以提高/优化。

图8是示出图7的存储器器件对数据信号进行采样的示例的时序图。参考图7和图8，存储器器件200通过写数据选通引脚W_P接收的写数据选通信号WDQS可以在第一时间点t1处具有转换定时。由WDQS树211发送到第一接收器组212的第一内部写数据选通信号dWDQS1在第二时间点t2处具有转换定时，并且由WDQS树211发送到第二接收器组213的第二内部写数据选通信号dWDQS2可以在第三时间点t3处具有转换定时。因此，可以在第一内部写数据选通信号dWDQS1和写数据选通信号WDQS之间生成第一偏移SK1，并且可以在第二内部写数据选通信号dWDQS2和写数据选通信号WDQS之间生成第二偏移SK2。

包括第一数据DATA1的第一数据信号DQ1和包括第二数据DATA2的第二数据信号DQ2可以根据第一发送定时TT1被发送到第一接收器组212，以补偿第一偏移SK1。可以基于第一内部写数据选通信号dWDQS1的转换定时对发送到第一接收器组212的第一数据信号DQ1和第二数据信号DQ2进行采样。在这种情况下，提高/确保第一数据DATA1和第二数据DATA2的采样余量，使得可以提高/优化数据误比特率。

可以根据第二发送定时TT2将包括第三数据DATA3的第三数据信号DQ3和包括第四数据DATA4的第四数据信号DQ4发送到第二接收器组213，以补偿第二偏移SK2。可以基于第二内部写数据选通信号dWDQS2的转换定时对第二接收器组213的第三数据信号DQ3和第四数据信号DQ4进行采样。在这种情况下，提高/确保第三数据DATA3和第四数据DATA4的采样余量，使得可以提高/优化数据误比特率。

如上所述，可以使通过存储器器件200的一个引脚组发送的数据信号的采样定时偏移最小化。在下文中，将参考图9描述用于最小化通过一个引脚组发送的数据信号的采样定时偏移的存储器器件的详细配置。

图9是示出图7的存储器器件的示例配置的图。参考图7和图9，存储器器件200可以包括多个转发器211a至211e以及多个接收器212a、212b、213a和213b。转发器211a至211e可以包括在WDQS树211中。接收器212a和212b可以包括在第一接收器组212中，并且接收器213a和213b可以包括在第二接收器组213中。

通过写数据选通引脚W_P接收的写数据选通信号WDQS可以通过第一路径上的转发器211a、211b、211c和211d，作为第一内部写数据选通信号dWDQS1，分别被发送到接收器212a和212b。写数据选通信号WDQS可以通过第二路径上的转发器211a、211b、211c和211e，作为第二内部写数据选通信号dWDQS2，被发送到接收器213a和213b。例如，当将第一路径上的转发器211c和转发器211d连接的第一信号线SL1的长度和/或电阻与将第二路径上的转发器211c和转发器211e连接的第二信号线SL2的长度/电阻不同时，如参考图8所示，第一内部写数据选通信号dWDQS1的转换定时和第二内部写数据选通信号dWDQS2的转换定时可以不同。例如，转发器211a至211e中的每一个可以利用至少一个缓存器或至少一个反相器实现。

接收器212a可以基于第一内部写数据选通信号dWDQS1的转换定时，对通过第一数据引脚D_P1接收的第一数据信号DQ1进行采样，并且输出第一数据DATA1。接收器212b可以基于第一内部写数据选通信号dWDQS1的转换定时，对通过第二数据引脚D_P2接收的第二数据信号DQ2进行采样，并且输出第二数据DATA2。在一些示例实施例中，为了使接收器212a和212b以相同的转换定时对数据信号DQ1和DQ2进行采样(即，为了使第一内部写数据选通信号dWDQS1针对接收器212a和212b达到相同的定时)，接收器212a和212b可以设置在与转发器211d相同的距离处。在一些示例实施例中，为了使接收器212a和212b以相同的转换定时对数据信号DQ1和DQ2进行采样，用于将第一内部写数据选通信号dWDQS1从转发器211d发送到接收器212a的第三信号线SL3的长度和用于将第一内部写数据选通信号dWDQS1从转发器211d发送到接收器212b的第四信号线SL4的长度可以相同。

接收器212a可以通过第五信号线SL5从第一数据引脚D_P1接收第一数据信号DQ1，并且接收器212b可以通过第六信号线SL6从第二数据引脚D_P2接收第二数据信号DQ2。在一些示例实施例中，为了使数据信号DQ1和DQ2以相同的定时从第一数据引脚D_P1和第二数据引脚D_P2发送到接收器212a和212b，第五信号线SL5的和第六信号线SL6的长度可以相同。

接收器213a可以基于第二内部写数据选通信号dWDQS2的转换定时，对通过第三数据引脚D_P3接收的第三数据信号DQ3进行，并且输出第三数据DATA3。接收器213b可以基于第二内部写数据选通信号dWDQS2的转换定时，对通过第四数据引脚D_P4接收的第四数据信号DQ4进行，并且输出第四数据DATA4。在一些示例实施例中，为了使接收器213a和213b以相同的转换定时对数据信号DQ3和DQ4进行采样(例如，为了使第二内部写数据选通信号dWDQS2针对接收器213a和213b达到相同的定时)，接收器213a和213b可以被布置成具有与转发器211e相同的距离。作为示例，用于将第二内部写数据选通信号dWDQS2从转发器211e发送到接收器213a的第七信号线SL7的长度和用于将第二内部写数据选通信号dWDQS2从转发器211e发送到接收器213b的第八信号线SL8的长度可以相同。

接收器213a可以通过第九信号线SL9从第三数据引脚D_P3接收第三数据信号DQ3，并且接收器213b可以通过第十信号线SL10从第四数据引脚D_P4接收第四数据信号DQ4。在示例实施例中，为了使数据信号DQ3和DQ4以相同的定时从第三数据引脚D_P3和第四数据引脚D_P4发送到接收器213a和213b，第九信号线SL9的长度和第十信号线SL10的长度可以相同。

当存储器器件200如上所述地配置时，可以以相同的定时将内部写数据选通信号发送到与一个引脚组相对应的接收器。因此，可以减小/最小化通过一个引脚组接收的数据信号的采样定时偏移。

图10是示意性地示出图3的存储器系统的框图。为了便于说明，描述用于根据参考图3描述的读训练结果(例如，第一接收定时RT1和第二接收定时RT2)执行读操作的存储器系统10的配置，但是本发明不限于此。

参考图10，存储器控制器100可以包括写数据选通引脚W_P′、读数据选通引脚R_P′、第一引脚组PG1′和第二引脚组PG2′。写数据选通引脚W_P′、读数据选通引脚R_P′、第一引脚组PG1′和第二引脚组PG2′可以对应于存储器器件200的写数据选通引脚W_P、读数据选通引脚R_P、第一引脚组PG1和第二引脚组PG2。

存储器器件200可以包括WDQS树211、发送器214、第一发送器组215和第二发送器组216。例如，锁相环211、相位控制器214、延迟电路215、第一发送器组216和第二发送器组115可以包括在图1的主机接口电路210中。WDQS树211可以将基于通过写数据选通引脚W_P接收的写数据选通信号WDQS转换的第三内部写数据选通信号dWDQS3发送到发送器214。WDQS树211可以将基于写数据选通信号WDQS转换的第四内部写数据选通信号dWDQS4发送到第一发送器组215，以及将经转换的第五内部写数据选通信号dWDQS5发送到第二发送器组216。例如，第四内部写数据选通信号dWDQS4的转换定时可以与图7的第一内部写数据选通信号dWDQS1的转换定时相同，并且第五内部写数据选通信号dWDQS5的转换定时可以与图7的第二内部写数据选通信号dWDQS2相同。在一些示例实施例中，WDQS树211可以包括多个转发器，并且可以通过转发器发送第三内部写数据选通信号dWDQS3至第五内部写数据选通信号dWDQS5。

发送器214可以基于第三内部写数据选通信号dWDQS3的转换定时，通过读数据选通引脚R_P将读数据选通信号RDQS发送到存储器控制器100。

在一些示例实施例中，第三内部写数据选通信号dWDQS3至第五内部写数据选通信号dWDQS5可以是通过由WDQS树211延迟写数据选通信号WDQS而生成的信号。在这种情况下，基于第三内部写数据选通信号dWDQS3和第四内部写数据选通信号dWDQS4生成的读数据选通信号RDQS的转换定时可以彼此不同，并且读数据选通信号RDQS和第五内部写数据选通信号dWDQS5的转换定时可以彼此不同。即，转换定时偏移可以由WDQS树211生成。通过存储器控制器100中的训练而确定的接收定时可以补偿由WDQS树211引起的转换定时偏移。因此，读数据选通信号RDQS和第四内部写数据选通信号dWDQS4之间的偏移可以由第一接收定时RT1补偿，并且读数据选通信号RDQS和第五内部写数据选通信号dWDQS5之间的偏移可以由第二接收定时RT2补偿。

第一发送器组215可以基于第四内部写数据选通信号dWDQS4的转换定时，通过第一引脚组PG1将包括数据的数据信号发送到存储器控制器100。例如，第一发送器组215可以基于第四内部写数据选通信号dWDQS4的转换定时，通过第一数据引脚D_P1将包括第一数据DATA1的第一数据信号DQ1发送到存储器控制器100。第一发送器组215可以基于第四内部写数据选通信号dWDQS4的转换定时，通过第二数据引脚D_P2将包括第二数据DATA2的第二数据信号DQ2发送到存储器控制器100。因此，第一发送器组215可以以相同的定时将数据信号中的每一个发送到存储器控制器100。

第二发送器组216可以基于第五内部写数据选通信号dWDQS5的转换定时，通过第二引脚组PG2将包括数据的数据信号发送到存储器控制器100。例如，第二发送器组216可以基于第五内部写数据选通信号dWDQS5的转换定时，通过第三数据引脚D_P3将包括第三数据DATA3的第三数据信号DQ3发送到存储器控制器100。第二发送器组216可以基于第五内部写数据选通信号dWDQS5的转换定时，通过第四数据引脚D_P4将包括第四数据DATA4的第四数据信号DQ4发送到存储器控制器100。因此，第二发送器组216可以以相同的定时将数据信号中的每一个发送到存储器控制器100。

以这种方式，当通过一个引脚组以相同的定时输出数据信号中的每一个时，可以减小/最小化输出数据信号的数据偏移。

如参考图7所述，将第一引脚组PG1′和第一引脚组PG1连接的信号线的长度可以相同，并且将第二引脚组PG2′和第二引脚组PG2连接的信号线的长度可以相同。如上所述，由于可以减小/最小化通过一个引脚组输出的数据信号的数据偏移，因此当发送数据信号的信号线的长度相同时，可以保持数据偏移减小/最小化的状态，直到将数据信号发送到存储器控制器100为止。即，从第一发送器组215发送的数据信号可以以相同的定时发送到存储器控制器100，并且从第二发送器组216发送的数据信号可以以相同的定时发送到存储器控制器100。

存储器控制器100可以包括锁相环111、相位控制器112、延迟电路113、第一接收器组116和第二接收器组117。例如，锁相环111、相位控制器112、延迟电路113、第一接收器组116和第二接收器组117可以包括在图1的主机接口电路110中。

锁相环111可以生成随预先确定的相位转换的写数据选通信号WDQS。可以通过写数据选通引脚W_P′将写数据选通信号WDQS发送到存储器器件200。

相位控制器112可以通过读数据选通引脚R_P′接收存储器器件200发送的读数据选通信号RDQS。相位控制器112可以生成读数据选通信号pRDQS，读数据选通信号pRDQS的相位是通过调整读数据选通信号RDQS的相位进行调整的。例如，相位控制器112可以调整读数据选通信号RDQS的相位，使得读数据选通信号RDQS和经调整的读数据选通信号pRDQS的相位之间的相位差是90度。

延迟电路113可以延迟读数据选通信号pRDQS，读数据选通信号pRDQS的相位是根据读训练结果进行调整的。延迟电路113延迟读数据选通信号pRDQS，以生成第一读延迟信号RDS1，读数据选通信号pRDQS的相位是根据与第一引脚组PG1相对应的第一接收定时RT1进行调整的，。延迟电路113延迟读数据选通信号pRDQS，以生成第二读延迟信号RDS2，读数据选通信号pRDQS的相位是根据与第二引脚组PG2相对应的第二接收定时RT2进行调整的。可以将第一读延迟信号RDS1提供给第一接收器组116，并且可以将第二读延迟信号RDS2提供给第二接收器组117。在这种情况下，第一读延迟信号RDS1可以具有与第一接收定时RT1相对应的转换定时，并且第二读延迟信号RDS2可以具有与第二接收定时RT2相对应的转换定时。

第一接收器组116可以基于所述第一读延迟信号的转换定时RDS1，通过对第一引脚组PG1接收的数据信号进行采样来获得数据。例如，第一接收器组116可以基于所述第一读延迟信号的转换定时RDS1，通过对第一数据信号DQ1进行采样来获得第一数据DATA1。第一接收器组116可以基于所述第一读延迟信号的转换定时RDS1，通过对第二数据信号DQ2进行采样来获得第二数据DATA2。因此，第一接收器组116可以根据相同的接收定时(例如，第一接收定时RT1)对数据信号中的每一个进行采样。

第二接收器组117可以基于所述第二读延迟信号的转换定时RDS2，通过对第二引脚组PG2′接收的数据信号进行采样来获得数据。例如，第二接收器组117可以基于所述第二读延迟信号的转换定时RDS2，通过对第三数据信号DQ3进行采样来获得第三数据DATA3。第二接收器组117可以基于所述第二读延迟信号的转换定时RDS2，通过对第四数据信号DQ4进行采样来获得第四数据DATA4。因此，第二接收器组117可以根据相同的接收定时(例如，所述第二接收定时RT2)对数据信号中的每一个进行采样。

如上所述，对于根据发明构思的一些示例实施例的存储器系统10，存储器器件200可以通过一个引脚组以相同的定时将数据信号发送到存储器控制器100。存储器控制器100可以以相同的定时对通过一个引脚组接收的数据信号进行采样。因此，即使针对每一个引脚组执行读训练，也可以优化读操作中发送的数据信号的数据误比特率。

图11是示出图10的存储器器件发送数据信号的示例的时序图。参考图10和图11，通过写数据选通引脚W_P接收的写数据选通信号WDQS可以在第一时间点t1处具有转换定时。由WDQS树211发送到发送器214的第三内部写数据选通信号dWDQS3和读数据选通信号RDQS可以在第二时间点t2处具有转换定时。发送到第一发送器组215的第四内部写数据选通信号dWDQS4可以在第三时间点t3处具有转换定时，并且由WDQS树211发送到第二发送器组216的第五内部写数据选通信号dWDQS5可以在第四时间点t4处具有转换定时。因此，可以在第四内部写数据选通信号dWDQS4和读数据选通信号RDQS之间生成第一偏移SK1，并且可以在第五内部写数据选通信号dWDQS5和读数据选通信号RDQS之间生成第二偏移SK2。

包括第一数据DATA1的第一数据信号DQ1和包括第二数据DATA2的第二数据信号DQ2可以以第四内部写数据选通信号dWDQS4的转换定时发送到存储器控制器100。因此，第一数据DATA1和第二数据DATA2可以以相同的定时发送到存储器控制器100。发送到第一接收器组116的第一数据信号DQ1和第二数据信号DQ2可以基于第一接收定时RT1进行采样，以补偿第一偏移SK1。在这种情况下，确保第一数据DATA1和第二数据DATA2的采样余量，使得可以优化数据误比特率。

包括第三数据DATA3的第三数据信号DQ3和包括第四数据DATA4的第四数据信号DQ4可以以第五内部写数据选通信号dWDQS5的转换定时发送到存储器控制器100。因此，第三数据DATA3和第四数据DATA4可以以相同的定时发送到存储器控制器100。发送到第二接收器组117的第三数据信号DQ3和第四数据信号DQ4可以基于第二接收定时RT2采样，以补偿第二偏移SK2。在这种情况下，确保第三数据DATA3和第四数据DATA4的采样余量，使得可以优化数据误比特率。

如上所述，可以减小或最小化从存储器器件200的一个引脚组输出的数据信号的数据偏移。在下文中，将参考图12描述减小/最小化从一个引脚组输出的数据信号的数据偏移的存储器器件的详细配置。

图12是示出图10的存储器器件的示例配置的图。参考图10和图12，存储器器件200可以包括多个转发器211a至211f以及多个发送器214、215a、215b、216a和216b。转发器211a至211f可以包括在WDQS树211中。发送器215a和215b可以包括在第一发送器组215中，并且发送器216a和216b可以包括在第二发送器组216中。

通过写数据选通引脚W_P接收的写数据选通信号WDQS可以通过第一路径上的转发器211a、211b、211c和211d，作为第四内部写数据选通信号dWDQS4，分别被发送到发送器215a和215b。写数据选通信号WDQS可以通过第二路径上的转发器211a、211b、211c和211e，作为第五内部写数据选通信号dWDQS5，被发送到发送器216a和216b。写数据选通信号WDQS可以通过第三路径上的转发器211a、211b、211c和211f，作为第三内部写数据选通信号dWDQS3，被发送到发送器214。例如，当将第一路径上的转发器211c和转发器211d连接的第一信号线ML1的长度、将第二路径上的转发器211c和转发器211e连接的第二信号线ML2的长度、以及将第三路径上的转发器211c和转发器211f连接的第三信号线ML3的长度彼此不同时，如参考图11所描述的，第三内部写数据选通信号dWDQS3的转换定时至第五内部写数据选通信号dWDQS5可以彼此不同。

发送器214可以基于第三内部写数据选通信号dWDQS3的转换定时，生成读数据选通信号RDQS。发送器215a可以基于第四内部写数据选通信号dWDQS4的转换定时，通过第一数据引脚D_P1将包括第一数据DATA1的第一数据信号DQ1发送到存储器控制器100。发送器215b可以基于第四内部写数据选通信号dWDQS4的转换定时，通过第二数据引脚D_P2将包括第二数据DATA2的第二数据信号DQ2发送到存储器控制器100。

在示例实施例中，为了使发送器215a和215b以相同的转换定时发送数据信号DQ1和DQ2(即，为了使第四内部写数据选通信号dWDQS4针对发送器215a和215b达到相同的定时)，发送器215a和215b可以设置在距转发器211d相同的距离处。作为示例，为了使发送器215a和215b以相同的转换定时发送数据信号DQ1和DQ2，用于将第四内部写数据选通信号dWDQS4从转发器211d发送到发送器215a的第四信号线ML4的长度、以及用于将第四内部写数据选通信号dWDQS4从转发器211d发送到发送器215b的第五信号线ML5的长度可以相同。

可以通过连接到第六信号线ML6的第一数据引脚D_P1输出第一数据信号DQ1，并且可以通过连接到第七信号线ML7的第二数据引脚D_P2输出第二数据信号DQ2。在示例实施例中，为了使数据信号DQ1和DQ2以相同的定时从数据引脚D_P1和D_P2输出，第六信号线ML6的长度和第七信号线ML7的长度可以相同。

发送器216a可以基于第五内部写数据选通信号dWDQS5的转换定时，通过第三数据引脚D_P3将包括第三数据DATA3的第三数据信号DQ3发送到存储器控制器100。发送器216b可以基于第五内部写数据选通信号dWDQS5的转换定时，通过第四数据引脚D_P4将包括第四数据DATA4的第四数据信号DQ4发送到存储器控制器100。

在示例实施例中，为了使发送器216a和216b以相同的转换定时发送数据信号DQ3和DQ4(即，为了使第五内部写数据选通信号dWDQS5针对发送器216a和216b达到相同的定时)，发送器216a和216b可以设置在距离转发器211e相同的距离处。作为示例，为了使发送器216a和216a以相同的转换定时发送数据信号DQ3和DQ4，用于将第五内部写数据选通信号dWDQS5从转发器211e发送到发送器216a的第八信号线ML8的长度和用于将第五内部写数据选通信号dWDQS5从转发器211e发送到发送器216b的第九信号线ML9的长度可以相同。

可以通过连接到第十信号线ML10的第三数据引脚D_P3输出第三数据信号DQ3，并且可以通过连接到第十一信号线ML11的第四数据引脚D_P4输出第四数据信号DQ4。在示例实施例中，为了使数据信号DQ3和DQ4以相同的定时从数据引脚D_P3和D_P4输出，第十信号线ML10的长度和第十一信号线ML11的长度可以相同。

当存储器器件200如上所述地进行配置时，可以减小/最小化发送到与一个引脚组相对应的发送器的内部写数据选通信号的转换定时偏移，并且可以减小/最小化从发送器通过一个引脚组输出的数据信号的数据偏移。

图13是示出根据发明构思的一些示例实施例的堆叠存储器器件的框图。参考图13，堆叠存储器器件300可以包括缓存器管芯310和多个核管芯320至350。例如，缓存器管芯310可以也被称为接口管芯、基础管芯、逻辑管芯、主管芯等，并且核管芯320至350中的每一个可以也被称为存储器管芯、从管芯等。图13示出堆叠存储器器件300包括四个核管芯320至350，但是核管芯的数量可以变化。例如，堆叠存储器器件300可以包括8、12或16个核管芯。

缓存器管芯310以及核管芯320至350通过穿硅孔(TSV)堆叠，并且可以彼此电连接。因此，堆叠存储器器件300可以具有堆叠多个管芯310至350的三维存储器结构。例如，堆叠存储器器件300可以基于HBM或HMC标准实现，但是本发明不限于此。

堆叠存储器器件300可以支持多个功能上独立的沟道(或拱形部(vault))。例如，如图13所示，堆叠存储器器件300可以支持至少或正好八个沟道CH0至CH7。当沟道CH0至CH7中的每一个支持128数据发送路径时(即，当存在与沟道CH0至CH7中的每一个相对应的128数据引脚时)，堆叠存储器器件300可以支持1024数据发送路径。然而，本发明不限于此，并且堆叠存储器器件300可以支持1024或更多数据发送路径，并且可以支持8或更多沟道(例如，16沟道)。例如，当堆叠存储器器件300支持1024数据发送路径和16沟道时，沟道中的每一个可以支持64数据发送路径。

核管芯320至350中的每一个可以支持至少一个沟道。例如，如图13所示，核管芯320至350中的每一个可以支持两沟道CH0-CH2、CH1-CH3、CH4-CH6或CH5-CH7。在这种情况下，核管芯320至350可以支持不同的沟道。然而，本发明不限于此，并且核管芯320至350中的至少两个可以支持相同的沟道。例如，核管芯320至350中的两个可以支持第一沟道CH0。

沟道中的每一个可以构建独立的命令和数据接口。例如，每一个沟道可以基于独立的定时需求独立计时，并且可以彼此不同步。

沟道中的每一个可以包括多个存储体301。存储体301中的每一个可以包括：连接到字线和位线的存储器单元、行解码器、列解码器、读出放大器等。例如，存储体301中的每一个可以对应于图1的存储体220。例如，如图13所示，沟道CH0至CH7中的每一个可以包括八个存储体301。然而，本发明不限于此，并且沟道CH0至CH7中的每一个可以包括八个或更多存储体301。图13示出在一个沟道中包括的存储体被包括在一个核管芯中，但是一个沟道中包括的存储体可以分布在多个核管芯中。例如，当核管芯320和340支持第一沟道CH0时，第一沟道CH0中包括的存储体可以分布在核管芯320和340中。

在示例实施例中，一个沟道可以被划分成两个独立操作的伪沟道。例如，伪沟道可以共享沟道的命令和时钟输入(例如，时钟信号CK和时钟使能信号CKE)，但是可以独立解码和执行命令。例如，当一个沟道支持128数据发送路径时，伪沟道中的每一个可以支持64数据发送路径。例如，当一个沟道支持64数据发送路径时，伪沟道中的每一个可以支持32数据发送路径。

缓存器管芯310和核管芯320至350可以包括TSV区302。配置为穿过管芯310至350的TSV可以设置在TSV区302中。缓存器管芯310可以通过TSV向核管芯320至350发送和从核管芯320至350接收输入/输出信号。核管芯320至350中的每一个可以通过TSV向缓存器管芯310和其他核管芯发送/从缓存器管芯310和其他核管芯接收输入/输出信号。在示例实施例中，可以通过与每一个沟道相对应的TSV独立的发送/接收输入/输出信号。例如，当通过第一沟道CH0发送数据信号，以使外部主机设备(例如，图1的存储器控制器100)将数据存储在第一沟道CH0的存储器单元中时，缓存器管芯310可以通过与第一沟道CH0相对应的TSV将数据信号发送到第一核管芯320，以将数据存储在第一沟道CH0的存储器单元中。

缓存器管芯310可以包括物理层(PHY)311。物理层311可以包括用于与主机设备通信的接口电路。在示例实施例中，物理层311可以包括与沟道CH0至CH7中的每一个相对应的接口电路。例如，每一个接口电路可以与参考图1至图12描述的存储器接口电路210相对应。通过物理层311从主机设备接收的输入/输出信号可以通过TSV被发送到核管芯320至350。

在示例实施例中，缓存器管芯310可以包括与沟道中的每一个相对应的沟道控制器。沟道控制器可以管理对应的沟道的存储器访问操作，并且可以确定对应的沟道的定时需求情况。

在示例实施例中，堆叠存储器器件300可以包括用于向主机设备发送/从主机设备接收输入/输出信号的多个引脚。例如，多个引脚可以附接到缓存器管芯310。如参考图1至图12所述，缓存器管芯310的物理层311可以通过多个引脚从主机设备接收时钟信号CK、命令/地址信号CA、写数据选通信号WDQS和数据信号DQ，并且将读数据选通信号RDQS和数据信号DQ发送到主机设备。例如，堆叠存储器器件300可以包括：与用于发送和接收数据信号DQ的32数据引脚相对应的用于接收写数据选通信号WDQS的两个写数据选通引脚以及用于发送读数据选通信号RDQS的两个读数据选通引脚。

在示例实施例中，堆叠存储器器件300还可以包括用于检测和纠正数据中的错误的纠错码(ECC)电路。例如，在写操作中，ECC电路可以针对从主机设备发送的数据生成奇偶校验比特。在读操作中，ECC电路可以使用奇偶校验比特检测和校正从核管芯320至350中的一个发送的数据的错误，并且将纠错后的数据发送到主机设备。

在示例实施例中，如参考图1至图12所述，用于发送和接收数据信号DQ的数据引脚可以被划分成至少两个引脚组，并且可以通过主机设备针对每一个引脚组执行训练。即，主机设备可以通过训练确定与一个引脚组相对应的发送定时和接收定时。在这种情况下，堆叠存储器器件300的缓存器管芯310可以被配置为支持主机设备的训练。在下文中，将参考图14描述用于支持主机设备的训练的缓存器管芯310的配置。

图14是示出图13的缓存器管芯的实施例的框图。参考图14，缓存器管芯310可以包括命令地址输入/输出块AWORD和数据输入/输出块DWORD0和DWORD1。命令地址输入/输出块AWORD和数据输入/输出块DWORD0和DWORD1可以包括在与多个沟道中的一个相对应的接口电路中。在图14中，描述了缓存器管芯310包括两个数据输入/输出块DWORD0和DWORD1，但是缓存器管芯310可以包括不同数量的数据输入/输出块。

命令地址输入/输出块AWORD可以包括CA接收器312和命令解码器313。CA接收器312可以基于从第二引脚P2接收的时钟信号CK，对从第一引脚P1接收的命令/地址信号CA进行采样，以获得命令CMD。命令解码器313可以基于命令CMD生成控制信号CTR，并且将控制信号CTR分别发送到数据输入/输出块DWORD0和DWORD1。数据输入/输出块DWORD0和DWORD1的组件可以响应于控制信号CTR而操作。可以将时钟信号CK发送到数据输入/输出块DWORD0和DWORD1中的每一个。

数据输入/输出块DWORD0可以包括WDQS分频器314、WDQS树315、第一发送器316、第一接收器317a和第二接收器317b、以及第二发送器318a和第三发送器318b。WDQS树315可以对应于参考图7和图10描述的WDQS树211，并且第一发送器316可以对应于图10的发送器214。第一接收器317a和第二接收器317b对应于图7的第一接收器组212，并且第二发送器318a和第三发送器318b可以对应于图10的第一发送器组215。为了便于说明，基于数据输入/输出块DWORD0描述缓存器管芯310的配置，数据输入/输出块DWORD0和数据输入/输出块DWORD1可以同样配置。

WDQS分频器314可以基于从第三引脚P3接收的写数据选通信号WDQS，生成内部写数据选通信号dWDQS。例如，WDQS分频器314可以基于写数据选通信号WDQS，生成以不同的相位转换的内部写数据选通信号dWDQS。在这种情况下，内部写数据选通信号dWDQS中的每一个的频率可以小于写数据选通信号WDQS的频率。

WDQS树315可以通过多个转发器，将内部写数据选通信号dWDQS发送到数据输入/输出块DWORD0的接收器317a和317b以及发送器316、318a、318b。因此，提供给第一发送器316、第一接收器317a和第二接收器317b、以及第二发送器318a和第三发送器318b的内部写数据选通信号dWDQS11、dWDQS21、dWDQS22、dWDQS31和dWDQS32中的每一个可以是以下信号：经过WDQS树315延迟的内部写数据选通信号dWDQS。例如，内部写数据选通信号dWDQS11可以通过第一路径上的转发器提供给第一发送器316，并且内部写数据选通信号dWDQS21、dWDQS22、dWDQS31和dWDQS32可以通过第二路径上的转发器提供给第一接收器317a和第二接收器317b、以及第二发送器318a和第三发送器318b。在这种情况下，内部写数据选通信号dWDQS21、dWDQS22、dWDQS31和dWDQS32的转换定时可以相同。即，可以减小/最小化内部写数据选通信号dWDQS21、dWDQS22、dWDQS31和dWDQS32之间的转换定时偏移。

图14示出由WDQS树315发送基于写数据选通信号WDQS生成的内部写数据选通信号dWDQS，但是本发明不限于此。例如，如参考图1至图12所述，写数据选通信号WDQS可以由WDQS树315发送。

第一发送器316可以基于内部写数据选通信号dWDQS11的转换定时，生成读数据选通信号RDQS。读数据选通信号RDQS可以通过第四引脚P4发送到主机设备。

第一接收器317a可以基于内部写数据选通信号dWDQS21的转换定时，对从引脚组PG的第五引脚P5接收的第一数据信号DQ1进行采样。第二接收器317b可以基于内部写数据选通信号dWDQS22的转换定时，对从引脚组PG的第六引脚P6接收的第二数据信号DQ2进行采样。例如，当内部写数据选通信号dWDQS21的转换定时和内部写数据选通信号dWDQS22相同时，第一接收器317a和第二接收器317b可以以相同的定时对第一数据信号DQ1和第二数据信号DQ2进行采样。如参考图1至图12所述，由于根据针对引脚组PG的训练结果通过第五引脚P5和第六引脚P6以相同的定时接收到来自主机设备的第一数据信号DQ1和第二数据信号DQ2，因此即使以相同的定时对第一数据信号DQ1和第二数据信号DQ2进行采样，也可以优化数据误比特率。

第二发送器318a可以基于内部写数据选通信号dWDQS31的转换定时，通过引脚组PG的第五引脚P5将第一数据信号DQ1发送到主机设备。第三发送器318b可以基于内部写数据选通信号dWDQS33的转换定时，通过引脚组PG的第六引脚P6将第二数据信号DQ2发送到主机设备。例如，当内部写数据选通信号dWDQS31和内部写数据选通信号dWDQS32的转换定时相同时，第二发送器318a和第三发送器318b可以以相同的定时将第一数据信号DQ1和第二数据信号DQ2发送到主机设备。因此，即使主机设备根据针对引脚组PG的训练结果以相同的定时对第一数据信号DQ1和第二数据信号DQ2进行采样，也可以优化数据误比特率。

图14示出数据输入/输出块DWORD0通过一个引脚组PG发送和接收数据信号，但是本发明不限于此。例如，数据输入/输出块DWORD0可以通过至少两个或更多引脚组发送/接收数据信号，如参考图3至图12所示。

图15示出图13的堆叠存储器器件中包括的引脚的示例引脚图。具体地，图15的引脚图PMAP可以对应于一个沟道的一个数据输入/输出块DWORD。

参考图13和图15，地电压VSS和电源电压VDDQ和VDDQL可以通过引脚图PMAP的引脚供应给物理层311。此外，物理层311可以通过引脚图PMAP中的引脚，从主机设备接收输入/输出信号或将输入/输出信号发送到主机设备，例如，第一数据信号DQ1至第三十二数据信号DQ32、第一纠错码信号ECC1至第二纠错码信号ECC2、数据奇偶校验信号DPAR、第一冗余数据信号RD1和第二冗余数据信号RD2、写数据选通信号WDQS_t和WDQS_c、第一数据总线反相信号DBI1至第四数据总线反相信号DBI4、第一错误严重性信号SEV1和第二错误严重性信号SEV2、以及数据错误信号DERR。

电源电压VDDQ可以是用于缓存器管芯310的整体操作的电压，并且电源电压VDDQL可以是用于通过TSV将输入/输出信号从缓存器管芯310发送到核管芯320至350的电压。在示例实施例中，电源电压VDDQ可以大于电源电压VDDQL。例如，电源电压VDDQ可以是1.1V，并且电源电压VDDQL可以是0.4V。

第一数据信号DQ1至第三十二数据信号DQ32中的每一个可以是用于发送数据的信号。第一纠错码信号ECC1至第二纠错码信号ECC2中的每一个可以用于控制ECC电路的启用或禁用的信号。数据奇偶校验信号DPAR可以包括与数据信号DQ1至DQ32中包括的数据相关联的奇偶校验比特。第一冗余数据信号RD1和第二冗余数据信号RD2可以是用于发送除了第一数据信号DQ1至第三十二数据信号DQ32中包括的数据之外的附加数据的信号。可以从主机设备接收写数据选通信号WDQS_t和WDQS_c作为差分对。第一数据总线反相信号DBI1至第四数据总线反相信号DBI4可以是，指示是否对第一数据信号DQ1至第三十二数据信号DQ32应用码反编码(code inversion encoding)的信号。第一错误严重性信号SEV1和第二错误严重性信号SEV2可以是在基于奇偶校验比特检测到数据的错误时指示错误量的信号。数据错误信号DERR可以是根据通过ECC电路的错误检测指示是否检测到错误的信号。可以基于发送到主机设备的写数据选通信号WDQS_t和WDQS_c对包括数据信号DQ1至DQ32的输入/输出信号进行采样，如参考图1至图12所述。

引脚图PMAP中的用于发送/接收输入/输出信号的引脚可以被划分成多个引脚组。在这种情况下，引脚组中的每一组可以包括：用于发送和接收一个或更多个数据信号DQ和一个或更多个控制信号(例如，WDQS、RDQS、DBI、DPAR、ECC、DERR、SEV等)的引脚。例如，如图15所示，引脚图PMAP中的用于发送和接收输入/输出信号的引脚可以被划分成第一引脚组PG1至第六引脚组PG6。

第一引脚组PG1至第六引脚组PG6可以分别设置在第一区PGA1至第六区PGA6中。第一区PGA1至第六区PGA6可以包括电源区域PA1。用于接收电源电压VDDQL的引脚可以设置在电源区域PA1中。在示例实施例中，第一引脚组PG1至第六引脚组PG6中的每一组的引脚可以设置成关于电源区域PA1对称。例如，第一引脚组PG1的引脚DQ1、DQ2、DQ3和ECC1以及引脚DQ9、DQ10、DQ11和ECC2可以设置成关于电源区域PA1对称。然而，本发明不受限于此。

电源区域PA2可以设置在第一区PGA1至第三区PGA3与第四区PGA4至第六区PGA6之间。用于接收电源电压VDDQ和地电压VSS的引脚可以设置在电源区域PA2中。即，第一区PGA1至第三区PGA3以及第四区PGA4至第六区PGA6可以关于电源区域PA2对称设置。

第一引脚组PG1至第六引脚组PG6中的每一组可以包括：用于发送和接收一个或更多个数据信号DQ和一个或更多个控制信号的引脚。在这种情况下，第一引脚组PG1至第三引脚组PG3的引脚布置结构可以相同，并且第四引脚组PG4至第六引脚组PG6的引脚布置结构可以相同。此外，第二引脚组PG2包括用于接收写数据选通信号WDQS_t和WDQS_c的引脚，并且其余的引脚组PG1以及PG3至PG6可以不包括用于接收写数据选通信号WDQS_t和WDQS_c的引脚。图15示出引脚组中的每一组包括用于发送和接收输入/输出信号(即，数据信号DQ和控制信号)的至少或正好八个引脚，但是本发明不限于此，并且可以对一个引脚组中包括的引脚的数量和类型进行各种改变。

对于第一引脚组PG1至第六引脚组PG6中的每一组，可以针对每一个引脚组执行训练，如参考图1至图12所述。例如，可以通过对引脚组中的一组的训练确定与该引脚组相对应的发送定时和/或接收定时。因此，可以同样地确定与一个引脚组相对应的训练值(例如，输入/输出信号的发送定时或输入/输出信号的接收定时)。

通过一个引脚组发送和接收的数据信号DQ可以以相同的定时采样或以相同的定时发送到主机设备，如参考图1至图12所述。为此，可以根据通过WDQS树(例如，图14中的WDQS树315)的相同的延迟时间将基于写数据选通信号WDQS_t和WDQS_c生成的内部写数据选通信号dWDQS分别发送到用于发送和接收数据信号DQ的发送器和接收器。例如，可以根据相同的延迟时间通过第一引脚组PG1将内部写数据选通信号dWDQS分别发送到用于发送和接收数据信号DQ1、DQ2、DQ3、DQ9、DQ10和DQ11的发送器和接收器。

图16示出与图15的引脚图相对应的WDQS树的示例配置。参考图15和图16，WDQS树WTREE可以包括多个转发器RPT1至RPT4。多个转发器RPT1至RPT4可以设置在布置了引脚图PMAP的引脚的区上。例如，多个转发器RPT1至RPT4可以设置在第一区PGA1至第六区PGA6上。例如，转发器RPT1至RPT4可以通过H树方法将写数据选通信号WDQS发送到每一个区上的电路(例如，发送器和接收器)。

第一转发器RPT1可以接收基于写数据选通信号WDQS_t和WDQS_c生成的内部写数据选通信号dWDQS，并且将内部写数据选通信号dWDQS发送到第二转发器RPT2。第二转发器RPT2中的每一个可以将从第一转发器RPT1发送的内部写数据选通信号dWDQS发送到第三转发器RPT3。例如，设置在第二区PGA2中的第二转发器RPT2将内部写数据选通信号dWDQS发送到设置在第一区PGA1至第三区PGA3中的第三转发器RPT3。

第三转发器RPT3中的每一个可以将从第二转发器RPT2发送的内部写数据选通信号dWDQS发送到第四转发器RPT4。例如，设置在第一区PGA1中的第三转发器RPT3将内部写数据选通信号dWDQS发送到设置在第一区PGA1中的第四转发器RPT4a和RPT4b。

第四转发器RPT4中的每一个可以将从第三转发器RPT3发送的内部写数据选通信号dWDQS发送到相邻的发送器和接收器。例如，第四转发器RPT4a可以将内部写数据选通信号dWDQS发送到用于发送和接收数据信号DQ1、DQ2和DQ3的发送器和接收器。第四转发器RPT4b可以将内部写数据选通信号dWDQS发送到用于发送和接收数据信号DQ9、DQ10和DQ11的发送器和接收器。在这种情况下，第四转发器RPT4a和RPT4b可以被布置为，使内部写数据选通信号dWDQS根据相同的延迟时间被发送到发送器和接收器。例如，第四转发器RPT4a和RPT4b可以设置成，具有距离第一区PGA1的第三转发器RPT3相同的距离。因此，通过不同路径上的转发器以相同的定时将内部写数据选通信号dWDQS发送到用于发送和接收数据信号DQ1、DQ2、DQ3、DQ9、DQ10和DQ11的发送器和接收器。

在示例实施例中，区PGA1至区PGA6中的两个区上的转发器可以被布置成关于图15的电源区域PA2对称。例如，第一区PGA1上的第三转发器RPT3和第四转发器RPT4可以被布置成，与第四区PGA4上的第三转发器RPT3和第四转发器RPT4关于电源区域PA2对称。在这种情况下，第一区PGA1上的转发器RPT3和RPT4的布局与第四区PGA4上的转发器RPT3和RPT4的布局可以相同。以这种方式，设置在区PGA1至区PGA6中的两个区上的电路的布局可以相同。

在示例实施例中，区PGA1至区PGA6中的两个区上的转发器可以被布置成关于图15的电源区域PA2对称。例如，第一区PGA1上的第四转发器RPT4可以设置成关于电源区域PA1对称。

如上所述，当基于多个转发器RPT1至RPT4发送内部写数据选通信号dWDQS时，可以以相同的定时对通过一个数据引脚组接收的数据信号DQ进行采样，并且可以通过一个数据引脚组以相同的定时将数据信号DQ发送到主机设备。

图16示出通过相同的数量的转发器(例如，四个转发器RPT1至RPT4)控制内部写数据选通信号dWDQS的发送定时，但是本发明不限于此。例如，通过有差别地没置转发器的驱动能力或通过使用分离的电阻器或诸如电容器之类的电路元件，可以调整内部写数据选通信号dWDQS的发送定时。

图17是示出根据发明构思的一些示例实施例的半导体封装件的图。参考图17，半导体封装件1000可以包括堆叠存储器器件1100、片上系统1200、中介层1300和封装基板1400。堆叠存储器器件1100可以包括缓存器管芯1110和核管芯1120至1150。缓存器管芯1110可以对应于图13的缓存器管芯310，并且核管芯1120至1150中的每一个可以对应于图13的核管芯320至350中的每一个。

核管芯1120至1150中的每一个可以包括用于存储数据的存储器单元。缓存器管芯1110可以包括物理层1111和直接存取区(DAB)1112。物理层1111可以通过中介层1300电连接到片上系统1200的物理层1210。堆叠存储器器件1100可以通过物理层1111从片上系统1200接收输入/输出信号或者可以将输入/输出信号发送到片上系统1200。物理层1111可以包括参考图14描述的缓存器管芯310的接口电路。

直接存取区1112可以提供用于无需经过片上系统1200来测试堆叠存储器器件1100的存取路径。直接存取区1112可以包括能够与外部测试设备直接通信的导电部(例如，端口或引脚)。可以通过TSV将通过直接存取区1112接收的测试信号发送到核管芯1120至1150。可以通过TSV和直接存取区1112将从核管芯1120至1150读取的用于测试核管芯1120至1150的数据发送到测试装置。因此，可以对核管芯1120至1150执行直接存取测试。

缓存器管芯1110和核管芯1120至1150可以通过TSV1101和凸块1102相互电连接。例如，凸块1102可以与参考图1至图16描述的引脚相对应。缓存器管芯1110可以通过为每一个沟道分配的凸块1102接收从片上系统1200提供给每一个沟道的输入/输出信号，或者通过凸块1102将输入/输出信号发送到片上系统1200。例如，凸块1102可以是微小的凸块。

片上系统1200可以使用堆叠存储器器件1100执行半导体封装件1000支持的应用。例如，片上系统1200可以包括中央处理单元(CPU)、应用处理器(AP)、图形处理单元(GPU)、神经处理单元(NPU)、张量处理单元(TPU)、视觉处理单元(VPU)、图像信号处理器(ISP)和用于执行专门的操作的数字信号处理器(DSP)中的至少一个处理器。

片上系统1200可以控制堆叠存储器器件1100的整体操作。片上系统1200可以包括物理层1210。物理层1210可以包括：用于将输入/输出信号发送到堆叠存储器器件1100的物理层1111和从物理层1111接收输入/输出信号的接口电路。例如，片上系统1200和物理层1210可以分别对应于参考图1至图12描述的存储器控制器100和主机接口电路110。片上系统1200可以通过物理层1210将各输入/输出信号提供给物理层1111。可以通过物理层1111的接口电路和TSV 1101将提供给物理层1111的信号发送到核管芯1120至1150。

中介层1300可以将堆叠存储器器件1100和片上系统1200连接。中介层1300可以连接在堆叠存储器器件1100的物理层1111和片上系统1200的物理层1210之间，并且提供使用导电材料形成的物理路径。因此，堆叠存储器器件1100和片上系统1200堆叠在中介层1300上，以发送/接收输入/输出信号。

凸块1103可以附接到封装基板1400的上部，并且焊球1104可以附接到封装基板1400的下部。例如，凸块1103可以是倒装芯片凸块。中介层1300可以通过凸块1103堆叠在封装基板1400上。半导体封装件1000可以通过焊球1104与其他外部封装件或半导体器件发送和接收信号。例如，封装基板1400可以是印刷电路板(PCB)。

在示例实施例中，片上系统1200训练凸块1102，以按照每一组将输入/输出信号发送到物理层1111，如参考图1至图16所示。根据训练，从物理层1210通过片上系统1200的一个凸块组输出的数据信号的输出定时可以相同。为了使输出数据信号以相同的定时到达物理层1111，将片上系统1200的一个凸块组和堆叠存储器器件1100的对应的凸块组连接的中介层1300的信号线的长度可以相同。

图18是示出根据发明构思的一些示例实施例的半导体封装件的图。参考图18，半导体封装件2000可以包括多个堆叠存储器器件2100和片上系统2200。堆叠存储器器件2100和片上系统2200可以堆叠在中介层2300上，并且中介层2300可以堆叠在封装基板2400上。半导体封装件2000可以通过附接在封装基板2400下部的焊球2001将信号发送到其他外部封装件或半导体器件和从其他外部封装件或半导体器件接收信号。

堆叠存储器器件2100中的每一个可以基于HBM标准实现。然而，本发明不限于此，并且堆叠存储器器件2100中的每一个可以基于GDDR、HMC或宽I/O标准实现。堆叠存储器器件2100可以分别对应于图13至图17的堆叠存储器器件300和1100。

片上系统2200可以包括至少一个处理器(例如，CPU、AP、GPU和NPU)和用于控制多个堆叠存储器器件2100的多个存储器控制器。存储器控制器中的每一个可以与图1的存储器控制器100相对应。片上系统2200可以通过存储器控制器将输入/输出信号发送到对应的堆叠存储器器件/从对应的堆叠存储器器件接收输入/输出信号。

图19是示出根据发明构思的一些示例实施例的计算系统的框图。计算系统3000可以被实现为单个电子设备，或者可以在两个或更多电子设备上分布和实现。例如，计算系统3000可以利用诸如以下之类的各电子设备中的至少一种实现：台式计算机、膝上型计算机、平板计算机、智能电话、自动车辆、数字相机、可穿戴设备、卫生保健设备、服务器系统、数据中心、无人机、手持式游戏机、物联网(IoT)设备、图形加速器、AI加速器等。

参考图19，计算系统3000可以包括主机3100、加速器子系统3200和互连部3300。主机3100可以控制加速器子系统3200的整体操作，并且加速器子系统3200可以在主机3100的控制下操作。主机3100和加速器子系统3200可以通过互连部3300连接。可以通过互连部3300在主机3100和加速器子系统3200之间发送和接收各个信号和数据。

主机3100可以包括主机处理器3110、主机存储器控制器3120、主机存储器3130和接口3140。主处理器3110可以控制计算系统3000的整体操作。主机处理器3110可以通过主机存储器控制器3120控制主机存储器3130。主机处理器3110可以控制通过互连部3300连接的加速器子系统3200。例如，主机处理器3110可以将命令发送到加速器子系统3200，以对加速器子系统3200分配任务。

主机处理器3110可以是执行与计算系统3000的各个操作有关的一般操作的通用处理器或主处理器。例如，主处理器3110可以是CPU或AP。

主机存储器3130可以是计算系统3000的主存储器。主机存储器3130可以存储主机处理器3110处理的数据或可以存储从加速器子系统3200接收的数据。例如，主机存储器3130可以用DRAM来实现。

接口3140可以被配置为，允许主机3100与加速器子系统3200通信。主机处理器3110可以通过接口3140将控制信号和数据发送到加速器子系统3200，并且可以从加速器子系统3200接收信号和数据。在示例实施例中，主机处理器3110、主机存储器控制器3120和接口3140可以实现为单个芯片。

加速器子系统3200可以在主机3100的控制下执行特定的功能。例如，加速器子系统3200可以在主机3100的控制下执行专用于特定应用的操作。加速器子系统3200可以以诸如模块、卡、封装件、芯片或器件之类的各种形式实现，从而物理或电连接到主机3100，或者可以通过有线或无线地连接到主机3100。例如，加速器子系统3200可以被实现为参考图17和18描述的半导体封装件中一个。例如，加速器子系统3200可以被实现为图形卡或加速器卡。例如，加速器子系统3200可以基于现场可程序门阵列(FPGA)或专用集成电路(ASIC)实现。

在示例实施例中，加速器子系统3200可以基于各种封装技术中的一种实现。例如，加速器子系统3200可以利用诸如以下之类的封装技术实现：球栅阵列(BGA)、MCP(多芯片封装)、SOP(系统封装)、SIP(系统的封装)、POP(封装上封装)、芯片级封装(CSP)、晶片级封装(WLP)或面板级封装(PLP)。作为示例，加速器子系统3200的一些或所有组件可以通过铜铜键合连接。作为示例，加速器子系统3200的一些或所有组件可以通过诸如硅中介层、有机中介层、玻璃中介层或有源中介层之类的中介层连接。作为示例，加速器子系统3200的一些或所有组件可以基于TSV堆叠。作为示例，加速器子系统3200的一些或所有组件可以通过高速连接沟道(例如，硅桥)连接。

加速器子系统3200可以包括专用处理器3210、本地存储器控制器3220、本地存储器3230和主机接口3240。专用处理器3210可以在主机处理器3110的控制下进行操作。例如，专用处理器3210可以响应于主机处理器3110的命令，通过本地存储器控制器3220从本地存储器3230读数据。专用处理器3210可以通过基于读数据执行操作而处理数据。专用处理器3210可以将经处理的数据发送到主机处理器3110，或者可以将经处理的数据写到本地存储器3230。

专用处理器3210可以基于本地存储器3230中存储的值，执行专门用于特定应用的操作。例如，专用处理器3210可以执行专门用于诸如以下之类的应用的操作：人工智能、流分析、视频转码、数据索引、数据编码/解码和数据加密。因此，专用处理器3210可以处理诸如图像数据、语音数据、运动数据、生物数据和键值之类的各种类型数据。例如，专用处理器3210可以包括GPU、NPU、TPU、VPU、ISP和DSP中的至少一个。

专用处理器3210可以包括一个处理器核，或者可以包括诸如双核、四核和六核之类的多个处理器核。在示例实施例中，专用处理器3210可以包括比主机处理器3110更多数量的核，用于并行化中专用的操作。例如，专用处理器3210可以包括1000个或更多的核。

本地存储器控制器3220可以控制本地存储器3230的整体操作。在示例实施例中，本地存储器控制器3220可以执行纠错码(ECC)编码和ECC解码，或者使用循环冗余校验(CRC)方法执行数据验证，或者可以执行数据加密和数据解密。

本地存储器3230可以由专用处理器3210独占使用。在示例实施例中，本地存储器3230可以以诸如管芯、芯片、封装件、模块、卡或器件之类的各种形式实现，以与专用处理器3210一起安装在一块板上、或基于单独的连接器连接到专用处理器3210。

在示例实施例中，本地存储器控制器3220可以对应于图1的存储器控制器100，并且本地存储器3230可以对应于图1的存储器器件200和图13的堆叠存储器器件300。因此，本地存储器控制器3220可以对本地存储器3230的每一组引脚执行训练，并且本地存储器控制器3220和本地存储器3230可以被配置为支持组特定训练。

在示例实施例中，本地存储器3230可以包括能够执行一些操作的逻辑电路。所述逻辑电路可以对从本地存储3230读取的数据或写入本地存储3230的数据执行线性操作、比较操作、压缩操作、数据转换操作、算术操作等。因此，通过逻辑电路处理的数据的尺寸可以减小。当数据尺寸减小时，本地存储器3230和本地存储器控制器3220之间的带宽效率可以提高。

主机接口3240可以被配置为，使得加速器子系统3200与主机3100通信。加速器子系统3200可以通过主机接口3240将信号和数据发送到主机3100，并且可以从主机3100接收控制信号和数据。在示例实施例中，专用处理器3210、本地存储器控制器3220和主机接口3240可以被实现为单个芯片。

互连部3300提供主机3100和加速器子系统3200之间的数据发送路径，并且可以用作数据总线或数据链路。数据发送路径可以通过有线或无线形成。接口3140和主机接口3240可以基于预先确定的协议通过互连部3300通信。例如，接口3140和3240可以基于诸如以下之类的各种标准中的一种通信：高级技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机小型接口(SCSI)、串行附接的SCSI(SAS)、外围组件互连(PCI)、快速PCI(PCIe)、快速NVM(NVMe)、高级可扩展接口(AXI)、ARM微控制器总线架构(AMBA)、IEEE 1394、通用串行总线(USB)、安全数字(SD)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、通用闪存(UFS)、紧凑型闪存(CF)、Gen-Z等。备选地，接口3140和3240基于诸如以下之类的设备之间的通信链路通信：开放式相干加速器处理器接口(CAPI)、用于加速器的高速缓存相干互连(CCIX)、快速计算链路(CXL)和NVLINK。备选地，接口3140和3240可以基于诸如以下之类的无线通信技术通信：LTE、5G、LTE-M、NB-IoT、LPWAN、蓝牙、近场通信(NFC)、Zigbee、Z-Wave、WLAN等。

在示例实施例中，加速器子系统3200还可以包括：能够检测图像数据、语音数据、运动数据、生物数据和周围环境信息的传感器。当传感器被包括在加速器子系统3200中时，传感器可以基于上述封装技术连接到其他组件(例如，专用处理器3210和本地存储器3230)。加速器子系统3200可以基于特定操作处理通过传感器感测到的数据。

图19示出专用处理器3210通过一个本地存储器控制器3220使用一个本地存储器3230，但是本发明不限于此。作为示例，专用处理器3210可以通过一个本地存储器控制器3220使用多个本地存储器。作为另一示例，专用处理器3210可以使用与多个本地存储器控制器中的每一个相对应的本地存储器。作为另一示例，专用处理器3210可以使用与多个本地存储器控制器中的每一个相对应的本地存储器。

本文描述的某些元件，例如，“控制器”或“树”或“转发器”或“单元块”和/或以“器”结尾的某些元件可以体现为硬件或硬件和软件的组合。例如，元件可以包括处理电路，例如包括逻辑电路的硬件；诸如执行软件的处理器之类的硬件/软件组合；或二者的组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。

尽管已经参考本发明构思的实施例具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。