阅读说明：本技术 半导体器件及其制造方法和掩膜板 (semiconductor device, manufacturing method thereof and mask plate ) 是由 黄永彬 张宏 杨海玩 于 2018-06-05 设计创作，主要内容包括：本发明提供一种半导体器件及其制造方法和掩膜板,所述半导体器件的制造方法,形成在栅极密集区和栅极稀疏区均具有芯核的图案化的芯核层之后在所述芯核的侧壁上形成侧墙,进而在以所述侧墙为掩膜刻蚀栅极层时,可以减小甚至完全避免在栅极密集区和栅极稀疏区之间发生刻蚀负载效应,改善最终形成的第一栅极的关键尺寸的均一性,保证边缘第一栅极的形状；而且在以所述侧墙为掩膜刻蚀栅极层后栅极层底部保持连接,再借助一保护层保护栅极稀疏区中第二栅极的对应区域中栅极层,进而进一步刻蚀栅极层以在栅极密集区中形成第一栅极,在栅极稀疏区中形成第二栅极,每个所述第二栅极具有一个基部结构以及位于所述基部结构上的多个相互间隔的分立结构。(The invention provides a semiconductor device and a manufacturing method and a mask plate thereof, wherein the manufacturing method of the semiconductor device forms a side wall on the side wall of a core after a patterned core layer with the core is formed in a grid dense area and a grid sparse area, so that when a grid layer is etched by taking the side wall as a mask, the etching load effect between the grid dense area and the grid sparse area can be reduced or even completely avoided, the uniformity of the key size of a finally formed first grid is improved, and the shape of the first grid at the edge is ensured; and after the grid layer is etched by taking the side wall as a mask, the bottom of the grid layer is kept connected, then the grid layer in the corresponding area of the second grid in the grid sparse area is protected by a protective layer, the grid layer is further etched to form a first grid in the grid dense area, and second grids are formed in the grid sparse area, wherein each second grid is provided with a base structure and a plurality of separated structures which are arranged on the base structure and are mutually spaced.)

半导体器件及其制造方法和掩膜板

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件及其制造方法和掩膜板。

背景技术

目前，随着超大规模集成电路的迅速发展，芯片的集成度越来越高，电路设计尺寸越来越小，因器件的高密度、小尺寸引发的各种效应对半导体制作结果的影响也日益突出，特别是28nm技术节点以下的工艺中，电路关键尺寸(CD，Critical Dimension)的变化对于器件性能的影响越来越大。

众所周知，由于栅极通常具有半导体制造工艺中的最小物理尺寸，并且栅极的宽度通常是晶片上最重要的关键尺寸，因此在半导体器件制造过程中栅极的制作是最关键的步骤之一。然而在晶片表面的大部分区域中，为了实现器件的整体功能，这些区域中既包括栅极十分密集的区域，也就是器件密度较高的区域，我们称之为密集区(Dense，简写为D)；又包括栅极比较稀疏，亦即器件密度较低的区域，我们称之为稀疏区(ISO，简写为I)。

实践中发现，在同一道刻蚀工艺中形成密集区和稀疏区的栅极时，由于两区域中栅极密度不同而导致两区域中栅极的关键尺寸(CD)存在刻蚀差异(I/D loading，或称为稀疏/密集负载效应)，受所述I/D loading的影响，密集区边缘的栅极往往会产生轮廓和深度的异常，而异常的边缘栅极会对密集区中间的栅极以及稀疏区的栅极均产生不利影响，进而影响器件的性能。例如在NAND快闪存储器中，其选择栅(select gate,SG，即稀疏的栅极)和字线(wordline，WL，对应于控制栅，即密集的栅极)的分布密度不同，且选择栅与其最近邻的字线之间的距离大于相邻两字线之间的距离，随着NAND快闪存储器的关键尺寸的日益缩小，在字线和选择栅之间会产生日益严重的刻蚀负载效应，使得字线的关键尺寸均一性(CD uniformity)变差，且边缘的多条字线(即靠近选择栅的多条字线)往往会产生轮廓和深度的异常，进而影响器件的性能。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法和掩膜板，能够改善栅极密集区中栅极的关键尺寸的均一性，保证栅极密集区中的边缘栅极的形状，提高器件性能。

为了实现上述目的，本发明提供一种半导体器件的制造方法，包括以下步骤：

提供具有栅极密集区和栅极稀疏区的半导体衬底，在所述半导体衬底表面上依次形成栅极层和图案化的芯核层，所述图案化的芯核层具有位于所述栅极密集区上的多个相互间隔的芯核以及位于所述栅极稀疏区上的多个相互间隔的芯核；

形成位于所述芯核的侧壁上的侧墙；

去除所述图形化的芯核层，并以所述侧墙为掩膜，刻蚀所述栅极层，刻蚀停止在所述栅极层中，以形成栅极沟槽；

形成一遮挡待形成的第二栅极对应区域中的栅极沟槽的保护层；

沿被所述保护层暴露出的栅极沟槽继续刻蚀所述栅极层至所述半导体衬底表面，以形成第一栅极和第二栅极，所述第二栅极包括一个基部结构以及位于所述基部结构上的多个相互间隔的分立结构。

可选的，所述图案化的芯核层的材料包括硼酸盐硅酸盐玻璃、硼磷酸盐硅酸盐玻璃、磷酸盐硅酸盐玻璃、灰化可移除电介质、低K介质、加热可移除的有机聚合物、多晶硅、非晶硅和无定形碳中的至少一种。

可选的，紧挨所述栅极密集区的所述第二栅极对应的多个芯核与所述栅极密集区上的多个芯核等线宽、等间隔分布。

可选的，在所述栅极层和所述图案化的芯核层之间还形成有硬掩膜层，所述硬掩膜层为单层结构或叠层结构；以所述侧墙为掩膜，刻蚀所述栅极层的步骤包括：

以所述侧墙为掩膜，通过刻蚀工艺图案化所述硬掩膜；

去除所述侧墙，并以图案化的所述硬掩膜层为掩膜，刻蚀所述栅极层，刻蚀停止在所述栅极层中，以形成栅极沟槽。

可选的，在形成所述栅极沟槽之后且在形成所述保护层之前，对图案化的所述硬掩膜层进行回刻蚀，在减薄图案化的所述硬掩膜层的同时对所述栅极层进一步向半导体衬底方向刻蚀，并保持所述栅极层的底部相连；在沿被所述保护层暴露出的栅极沟槽继续刻蚀所述栅极层至所述半导体衬底表面后，去除所述硬掩膜层以及所述保护层。

可选的，所述保护层填充在待形成的第二栅极对应区域中的栅极沟槽中并覆盖在所述待形成的第二栅极对应区域中的硬掩膜层的表面上。

可选的，在形成所述第一栅极和第二栅极之后，还包括：

在所述半导体衬底、第一栅极和第二栅极的表面上覆盖层间介质层，所述层间介质层至少填满各个所述第二栅极中的相邻的所述分立结构之间、相邻的所述第一栅极之间、相邻的所述第二栅极之间和所述第一栅极与第二栅极之间的间隔；

对所述层间介质层进行回刻蚀，使所述层间介质层的顶面低于所述分立结构的顶面。

可选的，在对所述层间介质层进行回刻蚀后，所述半导体器件的制造方法还包括：形成用于将所述第二栅极中的分立结构的顶部电连接起来的连接垫，所述连接垫覆盖所述第二栅极中的相邻分立结构之间的层间介质层的表面以及所述层间介质层上方的分立结构的表面。

可选的，所述半导体器件为浮栅型存储器，所述栅极层包括在所述半导体衬底的表面上依次层叠的浮栅层、栅间介质层以及控制栅层；以所述侧墙为掩膜，刻蚀所述栅极层，刻蚀停止在所述浮栅层；所述栅极密集区为字线区，所述栅极稀疏区为选择栅区，形成的第一栅极为字线，形成的第二栅极为选择栅，所述选择栅的基部结构为部分厚度或全部厚度的浮栅层。

本发明还提供一种半导体器件，包括：

具有栅极密集区和栅极稀疏区的半导体衬底；

分布在所述半导体衬底的栅极密集区上的多个第一栅极；

分布在所述半导体衬底的栅极稀疏区上的多个第二栅极，每个所述第二栅极具有一个基部结构以及位于所述基部结构上的多个相互间隔的分立结构。

可选的，紧挨所述栅极密集区的所述第二栅极的多个分立结构与所述栅极密集区上的多个所述第一栅极等线宽、等间隔分布。

可选的，所述半导体器件为浮栅型存储器，所述栅极层包括在所述半导体衬底的表面上依次层叠的浮栅层、栅间介质层以及控制栅层；所述栅极密集区为字线区，所述栅极稀疏区为选择栅区，所述第二栅极为选择栅，所述第一栅极为字线，且所述选择栅的基部结构为部分厚度或者全部厚度的浮栅层。

可选的，所述的半导体器件还包括：位于所述半导体衬底表面上的层间介质层，所述层间介质层填充在各个所述第二栅极中的相邻的所述分立结构之间、相邻的所述第一栅极之间、相邻的所述第二栅极之间和所述第一栅极与第二栅极之间的间隔中。

可选的，所述的半导体器件，所述层间介质层的顶面低于所述分立结构的顶面，所述半导体器件还包括用于将所述第二栅极中的分立结构的顶部电连接起来的连接垫，所述连接垫覆盖所述第二栅极中的相邻分立结构之间的层间介质层的表面以及所述层间介质层上方的分立结构的表面。

本发明还提供一种掩膜板，所述掩膜板用于形成本发明的半导体器件的制造方法中的图案化的芯核层，或者，用于制作本发明的半导体器件中的第一栅极和第二栅极。

可选的，当所述半导体器件为浮栅型存储器时，所述掩膜板为字线掩膜板。。

与现有技术相比，本发明的技术方案具有以下有益效果：

1、本发明的半导体器件的制造方法，首先在栅极层的表面上形成在栅极密集区和栅极稀疏区均具有芯核的图案化的芯核层，然后在所述芯核的侧壁上形成侧墙，降低了后续用于刻蚀栅极稀疏区和栅极密集区的栅极层的掩膜图案的密度分布差异，进而在以所述侧墙为掩膜刻蚀栅极层时，可以减小甚至完全避免在栅极密集区和栅极稀疏区之间的刻蚀负载效应，改善最终在栅极密集区中形成的第一栅极的关键尺寸的均一性，保证边缘第一栅极的形状，提高器件性能；而且在以所述侧墙为掩膜刻蚀栅极层时刻蚀停止在栅极层中，以使栅极层底部连接而顶部分离，之后借助保护层保护栅极稀疏区中对应第二栅极的区域中的底部连接的栅极层，而将包括栅极密集区在内的其他区域中的栅极层的底部彻底分立开来，从而在栅极密集区中形成第一栅极，在栅极稀疏区中形成第二栅极，每个所述第二栅极具有一个基部结构以及位于所述基部结构上的多个相互间隔的分立结构。

2、本发明的半导体器件，具有分布在所述半导体衬底的栅极密集区上的多个第一栅极以及分布在所述半导体衬底的栅极稀疏区上的多个第二栅极，且每个所述第二栅极具有一个基部结构以及位于所述基部结构上的多个相互间隔的分立结构，所述栅极密集区中的第一栅极的关键尺寸的均一性较高，且靠近第二栅极的边缘第一栅极的形状较佳，从而能够提高器件性能。

3、本发明的掩膜板能够用于制作具有稀疏的第二栅极和密集的第一栅极的半导体器件，能够改善形成的第一栅极的关键尺寸的均一性，保证边缘第一栅极的形状，提高器件性能。

附图说明

图1A至图1E是一种NAND快闪存储器件的制造方法中的剖面结构示意图；

图1F是一种NAND快闪存储器件结构的透射电镜图；

图2是本发明具体实施例的半导体器件的制造方法的流程图；

图3A至图3E是本发明具体实施例的半导体器件的制造方法中的剖面结构示意图。

具体实施方式

下面以NAND快闪存储器件为例来详细说明栅极的稀疏/密集负载效应对器件性能造成的不利影响。如图1E所示，一种NAND快闪存储器件可以包括：选择栅(SG，即选择晶体管的栅极，所述选择晶体管的源极或漏极连接位线)103b以及布置在选择栅SG103b外侧的多条字线(WL)103a，SL 103b，(BL),WL103a由同一个有源区上的存储单元的控制栅(ControlGate，CG)连接在一起形成，SG、WL平行排列，在每个WL103a和每个有源区(ACT)之间可以提供相应的电荷存储结构，以在WL和有源区(ACT)的每个交叉点提供相应的存储单元。通常SG103b分布相对稀疏，WL 103a分布相对密集，各条WL103a的线宽基本相同，且均匀、等间隔(space)分布，而SG103b的线宽通常比WL103a的线宽大，两条相邻的SG103b之间的间隔(space)远大于相邻两条WL103a之间的间隔，例如至少为3倍，而且SG103b与其相邻的WL103a之间的间隔通常略大于两条相邻的WL103a间的间隔，因此，SG103b所在的区域通常被称为ISO区(即栅极稀疏区)，而WL103a所在的区域为Dense区(即栅极密集区)。

请参考图1A至1E，一种上述的NAND快闪存储器件的制造过程，包括以下步骤：

首先，请参考图1A，在一具有字线区(即栅极密集区)WL和选择栅区(即栅极稀疏区)SG的半导体衬底100上依次形成浮栅(FG)层101、ONO(氧化硅-氮化硅-氧化硅)层102、控制栅(CG)层103、硬掩膜层104以及用于定义各条字线的图案化的芯核层(core)105，并在所述图案化的芯核层105的侧壁上形成侧墙106，其中，硬掩膜层104为叠层结构，包括依次覆盖在控制栅层103上的PEOX(增强型氧化物)层、ACL(非晶碳)和刻蚀阻挡层(ESL)，图案化的芯核层105通过字线光刻工艺(CG patterning)形成，侧墙106通过自对准双重图形工艺(self aligned double patterning)形成，侧墙106的线宽等于待形成的字线的线宽，相邻侧墙106之间的间距等于待形成的字线间距；

然后，请参考图1B，去除图案化的芯核层105，并通过相应的光刻工艺在硬掩层104的表面上形成用于定义各个选择栅的图案化光刻层(PR)107；

接着，请参考图1B和图1C，以侧墙106和图案化光刻层107为掩膜，依次刻蚀硬掩膜层104和控制栅层103，直至ONO层102的表面，此时侧墙106和图案化光刻层107组成的双重图形转移到控制栅层103中，剩余的控制栅层在字线区WL中形成字线103a(即控制栅)，在选择栅区SG中形成选择栅103b；

然后，请参考图1B至图1D，先去除图案化光刻层107和侧墙106，并对硬掩膜层104进行一定的回刻蚀(HM etch back)，该回刻蚀工艺会减薄硬掩膜层104，并打开ONO层102，接着以剩余的硬掩膜层、字线103a和选择栅103b为掩膜，刻蚀浮栅层101，刻蚀停止在半导体衬底100的表面，从而形成各个存储单元(包括字线103a、ONO 102以及浮栅101a)及位于控制栅103a下方的浮栅101a和位于选择栅103b下方的浮栅101b。

请参考图1E，在半导体衬底300、字线103a、选择栅103b、ONO 102以及浮栅101a、101b的表面上沉积层间介质层108，并对层间介质层108进行回刻蚀，使其顶面低于字线103a的顶面。

上述的NAND快闪存储器件的制造过程中，由于形成的侧墙106和图案化光刻层107的线宽不同，且分布密度不同，会产生稀疏/密集负载效应(I/D loading)，因此当以侧墙106和图案化光刻层107为掩膜，刻蚀控制栅层103而形成字线103a和选择栅103b时，受该稀疏/密集负载效应的影响，字线区WL中的字线103a(即控制栅)的关键尺寸均一性较差，且邻接选择栅区SG的边缘字线103a(即图1F中虚线框所示的边缘字线)往往会产生轮廓和深度的异常，如图1F所示的虚线框对应的字线相对较细较小且顶端相对凹陷，进而影响器件的性能。

基于此，本发明提供一种半导体器件及其制造方法和掩膜板，其核心思想是在形成位于栅极密集区上的多个芯核的同时，在栅极稀疏区上也形成多个芯核，在栅极稀疏区上的芯核的线宽比原来用于形成第二栅极的图形化光刻胶层(如图1C中的图形化光刻胶层107)的线宽小且分布密度变大，例如对应同一个第二栅极的芯核分布密度和栅极密集区中的芯核的线宽和分布密度相等，从而降低用于形成第一栅极的掩膜图案在栅极密集区和栅极稀疏区中的稀疏/密集负载效应，进而减小甚至完全避免刻蚀栅极层时在栅极密集区和栅极稀疏区之间产生的刻蚀负载效应，提高最终形成的第一栅极的关键尺寸的均一性，避免栅极密集区的边缘第一栅极的形状异常，改善器件性能。而且在以所述侧墙为掩膜刻蚀栅极层时刻蚀停止在栅极层中，以使栅极层底部连接而顶部分离，形成栅极沟槽，之后借助一遮挡待形成的第二栅极对应区域中的栅极沟槽的保护层，来保护栅极稀疏区中待形成的第二栅极对应区域中栅极沟槽下方的相连栅极层，而将包括栅极密集区在内的其他区域中的栅极层彻底分立开来，从而在栅极密集区中形成第一栅极，在栅极稀疏区中形成第二栅极，所述第二栅极包括一个基部结构以及位于所述基部结构上的多个相互间隔的分立结构。本发明的技术方案适用于任何具有不同栅极分布密度的半导体器件的制造，尤其适用于NAND快闪存储器等浮栅型存储器的制造。

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。

请参考图2，本发明提供一种半导体器件的制造方法，包括以下步骤：

S1，提供具有栅极密集区和栅极稀疏区的半导体衬底，在所述半导体衬底表面上依次形成栅极层和图案化的芯核层，所述图案化的芯核层具有位于所述栅极密集区上的多个相互间隔的芯核以及位于所述栅极稀疏区上的多个相互间隔的芯核；

S2，形成位于所述芯核的侧壁上的侧墙；

S3，去除所述图形化的芯核层，并以所述侧墙为掩膜，刻蚀所述栅极层，刻蚀停止在所述栅极层中，以形成栅极沟槽；

S4，形成一遮挡待形成的第二栅极对应区域中的栅极沟槽的保护层；

S5，沿被所述保护层暴露出的栅极沟槽继续刻蚀所述栅极层至所述半导体衬底表面，以形成第一栅极和第二栅极，所述第二栅极包括一个基部结构以及位于所述基部结构上的多个相互间隔的分立结构。

下面以NAND快闪存储器的制造为例，并结合附图3A至3E来详细说明本发明的半导体器件的制造方法。其中的栅极密集区即字线区WL，用于制作字线(即控制栅、第一栅极)，栅极稀疏区即选择栅区SG，用于制作选择栅(即第二栅极)。

请参考图3A，在步骤S1中，提供的半导体衬底300为后续工艺提供平台，可以由任何本领域技术人员熟知的半导体材料来形成，例如硅、硅锗或者类似材料等，可以是体硅(bulk)或绝缘体上硅(SOI)等，半导体衬底300中可以已形成有阱、有源区(ACT)和隔离结构等结构。所述半导体衬底300具有用于待形成NAND的字线(即控制栅、第一栅极)的字线区WL(即栅极密集区)以及用于待形成NAND的选择栅(即第二栅极)的选择栅区SG(即栅极稀疏区)。本实施例中，为了制作NAND快闪存储器，需要在半导体衬底300表面上依次形成栅极层和硬掩膜层304，所述栅极层包括依次层叠在半导体衬底300表面上的栅极氧化层(GOX，未图示)、浮栅层(FG)301、栅间介质层302、控制栅层(CG)303，栅极氧化层可以通过热氧化工艺或者化学气相沉积工艺形成，浮栅层301和栅间介质层302组成电荷存储层，在后续的控制栅层303形成的控制栅(即字线)的控制下实现存储功能，浮栅层301用于制作浮栅，其材料可以是多晶硅、金属纳米晶、硅锗纳米晶或者其他合适的导电材料，通过化学气相沉积工艺形成，栅间介质层302可以为氧化硅-氮化硅-氧化硅(ONO)叠层结构，ONO叠层结构可以通过化学气相沉积工艺在浮栅层301表面上依次沉积二氧化硅层、氮化硅层、二氧化硅层形成，当然，栅间介质层302还可以是其他合适材料，例如氧化硅、氮化硅或氮氧化硅单层结构，或者包括氧化硅、氮化硅、氮氧化硅两种以上层堆叠的结构，控制栅层303可以是未掺杂的多晶硅、掺杂的多晶硅、金属硅化物、与金属硅化物结合的多晶硅或者其他合适材料，可以通过化学气相沉积工艺形成。所述硬掩膜层(HM)304可以为叠层结构，例如包括从下而上依次层叠的掩膜介质层、先进图形化膜层(APF)以及刻蚀阻挡层，所述掩膜介质层可以包括等离子体增强的氧化层(PEOX)、氮化硅和氮氧化硅中的至少一种，可以使用等离子体增强化学气相沉积(PECVD)形成，所述APF层可以是非晶硅(α-si)和/或无定形碳(ACL)等，可以通过化学气相沉积工艺或者旋涂工艺形成，掩膜介质层和APF层用于降低在对上覆的光刻胶进行曝光中使用的光的反射、用于提供高蚀刻选择比和低线边缘粗糙度(LER)以及用于提供平坦的表面。刻蚀阻挡层用于在形成图案化的芯核层以及侧墙时提供刻蚀停止点，以及保护下方叠层，刻蚀阻挡层的材质可以是氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或其他合适的材料。

请继续参考图3A，在步骤S1中，可以通过新的控制栅掩膜板(CG mask)以及相应的涂覆/沉积、光刻/刻蚀等工艺在半导体衬底300的表面上形成图案化的芯核层，所述图案化的芯核层在字线区WL具有多个相互间隔的芯核305a，芯核305a的数量等于字线数量的一半，在选择栅区SG上具有多个相互间隔的芯核305b，芯核305b的数量取决于待形成的选择栅的线宽，每个芯核的线宽可以均等于相邻两字线之间的间距(即D11＝D21)。本实施例中，紧挨字线区WL的一个待形成的选择栅对应的多个芯核305b及所述字线区WL中的芯核305a等间隔、等线宽分布，且这些芯核中，相邻两芯核之间的间隔D12、D22均等于两个字线的线宽加上所述两个字线间的间距(即D12＝D22＝2*D13+D11)，即所述字线区WL中相邻的两芯核之间的间隔能够形成两条相邻的字线，此外，图案化的芯核层的材料与硬掩膜层304中的刻蚀阻挡层和后续形成的侧墙306a、306b均不同，且与所述刻蚀阻挡层和所述侧墙306a、306b相比均具有较高的刻蚀选择比，图案化的芯核层的材料例如为硼酸盐硅酸盐玻璃(BSG)、硼磷酸盐硅酸盐玻璃(BPSG)和磷酸盐硅酸盐玻璃(PSG)、灰化可移除电介质(ARD)材料、低K介电材料(介电常数K低于2.9)、加热可移除的有机聚合物材料、多晶硅、非晶硅、无定形碳等。需要说明的是，图3A中为了与图1A形成显著的对比效果，以凸出本发明的创新点，采用不同的填充色进行区分芯核305a、305b，并非表示芯核305a、305b是两道掩膜工艺形成，也并非表示芯核305a、305b的材质不同。此外，在本实施例中，用于制作紧挨所述字线区WL的一个选择栅的多个芯核305b与所述字线区WL上的多个芯核305a是等线宽、等间隔分布的，但是本发明的技术方案并不仅仅限定于此，只要用于制作紧挨所述字线区WL的一个选择栅的多个芯核305b的线宽相对图1A中的图形化光刻胶层107变小，分布密度变大即可，因此在本发明的其他实施例中，芯核305a和芯核305b的线宽也可以不同(即D11≠D21)，最相邻的两芯核305b之间的间距D22也可以不等于相邻的两芯核305a之间的间距D12，因为芯核305b的线宽D21只要相对图1C中的图案化的光刻胶层107的线宽变小，且选择栅区上的分布密度变大(即数量变多)，就可以减少字线区WL和选择栅区SG之间的稀疏/密集负载效应，改善后续最终形成的字线的关键尺寸的一致性。

请参考图3A和图3B，在步骤S2中，可以通过自对准双重图形(self aligneddouble patterning)加工工艺来形成侧墙306a、306b。具体地，首先，可以在图案化的芯核层(即芯核305a、305b)及其未覆盖的刻蚀阻挡层的表面上沉积侧墙材料，沉积的侧墙材料可以包括氧化硅、氮化硅、氮氧化硅中的至少一种，可以是单层结构，也可以是两层以上的叠层结构，侧墙材料在芯核305a、305b的侧壁上的厚度大于等于待形成的字线(即第一栅极)的线宽；然后，对沉积的侧墙材料进行刻蚀，刻蚀停止在刻蚀阻挡层表面，刻蚀结束后，仅在图案化的芯核层的芯核侧壁上保留部分侧墙材料而形成侧墙306a、306b，侧墙306a的线宽D13等于待形成的字线的线宽，相邻侧墙306a之间的间距D11等于待形成的字线间距。

请参考图3B，在步骤S3中，首先，可以根据图案化的芯核层的材料特性，选择合适的工艺去除图案化的芯核层(即去除芯核305a和305b)，当图案化的芯核层为灰化可移除电介质(ARD)材料时，可以采用灰化工艺去除，当图案化的芯核层为加热可移除的有机聚合物材料，可以采用加热的方式将图案化的芯核层分解而去除，例如加热到200℃以上，当图案化的芯核层为硼酸盐硅酸盐玻璃(BSG)、硼磷酸盐硅酸盐玻璃(BPSG)和磷酸盐硅酸盐玻璃(PSG)、低K介电材料(介电常数K低于2.9)、多晶硅、非晶硅、无定形碳等时，可以通过干法刻蚀工艺或者湿法腐蚀工艺去除。需要说明的是，图3A和图3B中为了与图1A和图1B形成显著的对比效果，以凸出本发明的创新点，采用不同的填充色进行区分侧墙306a和306b，并非表示侧墙306a和306b是不同工艺分别形成，也并非表示侧墙306a、306b的材质不同。

请参考图3B和图3C，在步骤S3中，接着，可以以侧墙306a、306b为掩膜，对硬掩膜层304进行刻蚀(即依次刻蚀其中的刻蚀阻挡层、APF层以及PEOX等掩膜介质层)，继而打开硬掩膜层304，将侧墙306a和306b形成的双重图形转移到硬掩膜层304中，由此形成了具有字线图案(word line pattern)的图案化的硬掩膜层304a。然后，可以通过合适工艺，例如干法刻蚀、湿法刻蚀、化学机械平坦化工艺(CMP)等，去除侧墙306a、306b，由此可以避免侧墙306a、306b在后续刻蚀控制栅层303时产生高深宽比刻蚀工艺难度以及避免侧墙306a、306b的材料在后续刻蚀控制栅层303时产生额外的刻蚀残留。接着，以图案化的硬掩膜层304a为掩膜，刻蚀控制栅层303，刻蚀停止在ONO层302的表面上，以形成栅极沟槽308，且在字线区WL上剩余的控制栅层303a被分立开来，被用作字线(即)(即控制栅、第一栅极)，在选择栅区SG上剩余的控制栅层303a用于与后续的底部相邻的浮栅层301组合形成选择栅(即第二栅极)，由于图案化的硬掩膜层304a中的图案源自没有异常的稀疏/密集负载效应(即超出工艺要求的刻蚀差异)的侧墙306a、306b组合的双重图案，因此以图案化的硬掩膜层304a为掩膜刻蚀控制栅层303而获得的字线也没有异常的刻蚀负载效应(etching loading effect，即超出工艺要求的刻蚀差异)，边缘的字线(即靠近选择栅区SG的字线)的轮廓和深度均满足要求。

请继续参考图3B和图3C，在步骤S3中，然后，可以对图案化的硬掩膜层304a进行一定的回刻蚀(HM etching back)，来降低图案化的硬掩膜层304的厚度，一方面可以降低后续刻蚀工艺的深宽比，另一方面剩余的图案化的硬掩膜层304a可以保护下方的控制栅层303a等的顶部不受损伤，该回刻蚀工艺可以打开栅间介质层302(Etching though ONOlayer)，并对浮栅层301进行一定的刻蚀，即栅极沟槽308变深至浮栅层301中一定深度。所述图案化的硬掩膜层304a的回刻蚀工艺结束时，所述浮栅层301的顶部是与控制栅303a一一对应的分离开来的结构，所述浮栅层301的底部还保持为一体相连的结构，即此时的浮栅层301为梳子结构，浮栅层301的顶部相当于相互分立的梳齿，浮栅层301的底部相当于将梳齿连接在一起的梳背。

请参考图3C和3D，在步骤S4中，首先，可以采用沉积工艺或者涂覆工艺在所述半导体衬底300、栅极沟槽以及所有剩余的硬掩膜层304a的表面上覆盖光刻胶等保护材料，所述保护材料至少填满所有栅极沟槽(即填满浮栅层301上方的栅极层之间的缝隙)；接着，借助选择栅掩膜板(SG mask)，并通过光刻工艺以及刻蚀工艺等图案化覆盖的保护材料，以形成图案化的保护层307，所述保护层307能够遮挡选择栅区SL中对应各个待形成的第二栅极的区域中的栅极沟槽308，而暴露出其他区域中的所有栅极沟槽。本实施例中，所述保护层307还延伸覆盖在选择栅区SL中对应各个待形成的第二栅极的区域中的图案化的硬掩膜层304a的顶面上。在本发明的其他实施例中，保护层307的材料还可以包括氧化硅、氮化硅、氮氧化硅、非晶硅(α-si)、无定形碳(ACL)、灰化可移除电介质(ARD)材料、低K介电材料(介电常数K低于2.9)、加热可移除的有机聚合物材料、不掺杂二氧化硅基材料层(如二氧化硅)、掺杂二氧化硅基材料(如氟化氧化硅FSG)、有机硅酸盐玻璃(如硼酸盐硅酸盐玻璃BSG，硼磷酸盐硅酸盐玻璃BPSG，磷酸盐硅酸盐玻璃PSG)、多孔硅酸盐玻璃层、氮化硅基材料、氮氧化硅基材料、碳化硅基材料、低K介电材料层(介电常数K低于2.9)、聚酰亚胺、有机硅氧烷聚合物、聚亚芳基醚、钛、二氧化钛、氮化钛、氧化铬和抗反射涂层(如底部抗反射层BARC)中的至少一种。保护层307可以是单层结构，也可以是多层结构，例如在本发明的一实施例中，所述保护层307包括图案化的光刻胶层以及位于图案化的光刻胶层和图案化的硬掩膜层304a之间的罩层，所述图案化的光刻胶层采用选择栅掩膜板(SG mask)掩膜，并通过及光刻胶涂覆、曝光、显影等光刻工艺(SG Photo)形成，所述罩层可包含吸收或反射辐射的材料，例如介电抗反射层(DARC)、底部抗反射层(BARC)、无定形碳(α-碳)、碳化硅、氮化钛(TiN)、氮化硅(SiN)、氮氧化硅(SiON)或金属涂层，当用于形成图案化的光刻胶层的材料暴露于一定波长的光辐射之下(用来在光刻胶中产生高分辨率图案)时，该罩层可以减少图案化的光刻胶层形成时的反射光并且减少在图案化的光刻胶层中的驻波图案的形成，保护下方的叠层不受该图案化的光刻胶层形成时的光辐射的影响。

请参考图3D和图3E，在步骤S5中，首先，继续以所述保护层308以及所述保护层暴露出的图案化的硬掩膜层304a为掩膜，继续刻蚀暴露出的栅极沟槽308底部的浮栅层301(FG etch)，刻蚀停止在栅极氧化层表面或者半导体衬底300的表面上。由于在刻蚀所述浮栅层301之前，先通过选择栅掩膜板(SG PH Mask)形成了保护层307，因此此次对浮栅的刻蚀工艺，可以使得选择栅对应的区域中的浮栅层301b的底部保持相连，字线区WL中浮栅层301a的底部分离开来，对应两个相邻的选择栅之间区域中浮栅层被去除，即此时，字线区WL中的浮栅层301a的底部是完全分立的结构(即底部不相连)，而在选择栅区SL中的用于形成同一个选择栅的浮栅层301b的底部是相互连接的且顶部是相互分离和间隔的，由此形成了字线和选择栅，所述选择栅包括一个基部结构(即底部相连为一体的浮栅层301b)以及位于所述基部结构上的多个相互间隔的分立结构(即多个分立的控制栅层303a)，所述字线包括控制栅层303a。且字线区WL中的控制栅层303a及其下方的栅间介质层302以及浮栅层301a构成一个存储单元。由于侧墙306a和306b中没有异常的稀疏/密集负载效应，因此刻蚀栅极层而形成的字线没有异常的稀疏/密集负载效应，边缘字线的结构满足要求，因此最终形成的各个存储单元的轮廓和深度基本一致，尤其是字线区WL上的边缘存储单元的结构(包括轮廓和深度)能够满足器件制造要求。

之后，可根据保护层307的材质来选择合适的工艺将其去除，当保护层307为灰化可移除电介质(ARD)材料时，可以采用灰化工艺去除，当保护层307为加热可移除的有机聚合物材料，可以采用加热的方式将图案化的芯核层分解而去除，例如加热到200℃以上，当保护层307为硼酸盐硅酸盐玻璃(BSG)、硼磷酸盐硅酸盐玻璃(BPSG)和磷酸盐硅酸盐玻璃(PSG)、低K介电材料(介电常数K低于2.9)、非晶硅、无定形碳等时，可以通过干法刻蚀工艺或者湿法腐蚀工艺去除。

可选的，在形成所述第一栅极和第二栅极之后，还可以进一步形成层间介质层和用于将选择栅中的所有分立结构(控制栅层)的顶部电连接起来的连接垫，具体包括：

首先，在所述半导体衬底300、字线和选择栅的表面上覆盖层间介质层(未图示)，所述层间介质层至少填满各个选择栅中的相邻分立结构之间的间隔、相邻字线之间的间隔、相邻的选择栅之间以及所述字线和所述选择栅之间的间隔(即去除保护层之后的暴露出的所有的栅极沟槽308)；

接着，对所述层间介质层进行回刻蚀，使所述层间介质层的顶面低于所述控制栅层303a的顶面；

然后，在层间介质层、字线和选择栅的表面上沉积多晶硅等连接材料(未图示)，并通过连接垫掩膜板(GT pad mask)，去除选择栅以外区域上的连接材料，仅仅在每个选择栅的区域上保留连接材料，以形成用于将每个选择栅中的控制栅层303a的顶部(即分立结构的顶部)连接起来的连接垫(未图示)，所述连接垫填满每个选择栅的相邻分立结构之间的栅极沟槽位于所述层间介质层上方的部分，并覆盖在所述选择栅的分立结构的顶面上。

需要说明的是，上述的半导体器件的制造方法最终可以制得NAND快闪存储器，而当应用本发明的半导体器件的制造方法来制作其他半导体器件时，在步骤S1中，可以在半导体衬底表面300上形成栅介质层(可以是OX层，也可以是ONO层)以及单层结构的栅极层，后续的各步骤中的刻蚀停止点进行相应的调整即可，根据本发明的半导体器件方法可以在栅极密集区形成第一栅极，在栅极稀疏区形成第二栅极，且第一栅极的关键尺寸的均一性较高，边缘第一栅极的形貌较佳，不存在刻蚀负载效应带来的凹陷和变细变小问题。当然本发明的各个实施例中，步骤S1中，形成的硬掩膜层304的叠层结构也可以是适当增减，，甚至变为单层结构，在步骤S4中保护层307的叠层结构也可以适当增减，，甚至变为单层结构，后续的各步骤中的刻蚀停止点进行相应的调整即可，不仅限于上述举例。

综上所述，本发明的半导体器件的制造方法，首先在栅极层的表面上形成在栅极密集区和栅极稀疏区均具有芯核的图案化的芯核层，然后在各个芯核的侧壁上形成侧墙，降低了后续用于刻蚀栅极稀疏区和栅极密集区的栅极层的掩膜图案的密度差异(即pattern loading effect)，进而在以所述侧墙为掩膜刻蚀栅极层时，可以减小甚至完全避免在栅极密集区和栅极稀疏区之间的刻蚀负载效应(etch loading effect)，改善在栅极密集区中形成的第一栅极的关键尺寸的均一性，保证边缘第一栅极的形状，提高器件性能；而且在以所述侧墙为掩膜刻蚀栅极层时刻蚀停止在栅极层中，以使栅极层底部连接而顶部分离，后借助保护层保护栅极稀疏区中对应第二栅极的区域中的底部连接的栅极层，而将包括栅极密集区在内的其他区域中的栅极层的底部彻底分立开来，从而在栅极密集区中形成第一栅极，在栅极稀疏区中形成第二栅极，每个所述第二栅极具有一个基部结构以及位于所述基部结构上的多个相互间隔的分立结构。

请参考图3E，本发明还提供一种半导体器件，包括：半导体衬底300、多个第一栅极和多个第二栅极，其中，所述半导体衬底300具有栅极密集区(WL)和栅极稀疏区(SG)；所述多个第一栅极分布在所述半导体衬底300的栅极密集区上；所述多个第二栅极分布在所述所述半导体衬底300的栅极密集区上，且每个所述第二栅极具有一个基部结构(即图3E中的浮栅层301b)以及位于所述基部结构上的多个相互间隔的分立结构(包括浮栅层301b上方的控制栅层303a)。

在本实施例中，紧挨所述栅极密集区的所述第二栅极的多个分立结构与所述栅极密集区上的多个所述第一栅极等线宽、等间隔分布。

当所述半导体器件为浮栅型存储器，所述栅极层包括在所述半导体衬底300的表面上依次层叠的浮栅层、栅间介质层以及控制栅层。所述栅极密集区为字线区，所述栅极稀疏区为选择栅区，所述第二栅极为选择栅，所述第一栅极为字线(即控制栅)；且所述选择栅的基部结构为部分厚度或者全部厚度的浮栅层301b。具体地，所述控制栅层在所述字线区和所述选择栅区中均是多个分立的结构，且所述字线区中的各个控制栅层303a为各个所述字线；所述浮栅层301a在所述字线区中是与所述字线一一对应的分立的结构，所述浮栅层301b在所述选择栅区中是顶部间隔并与所述控制栅层303a一一对应、底部相互连接的结构，所述选择栅包括所述栅极稀疏区中的底部相互连接的浮栅层301b和浮栅层301b上方的控制栅层303a。且紧邻字线区的所述选择栅中的控制栅层303a(即选择栅的分立结构)与所述字线区中的所有字线(即字线区中的控制栅层303a)构成一种等线宽、等间隔分布的结构。此外，所述的半导体器件还包括位于所述半导体衬底300表面上的层间介质层以及连接垫，所述层间介质层填充在各个所述第二栅极中的相邻的所述分立结构之间、相邻的所述第一栅极之间、相邻的所述第二栅极之间和所述第一栅极与第二栅极之间的间隔中，且所述层间介质层的顶面低于所述控制栅层303a的顶面；所述连接垫用于将所述选择栅中的所有控制栅层303a的顶部(即所有分立结构的顶部)电连接起来，所述连接垫覆盖所述选择栅中的相邻控制栅层303a之间的层间介质层的表面以及所述层间介质层上方的控制栅层的表面。

本发明的半导体器件，可以采用本发明的半导体器件的制造方法来制造，本发明的半导体器件具有分布在所述半导体衬底的栅极密集区上的多个第一栅极以及分布在所述半导体衬底的栅极稀疏区上的多个第二栅极，且每个所述第二栅极具有一个基部结构以及位于所述基部结构上的多个相互间隔的分立结构，所述栅极密集区中的第一栅极的关键尺寸的均一性较高，且靠近第二栅极的边缘第一栅极的形状较佳，从而能够提高器件性能。

由于本发明的半导体器件的制造方法和半导体器件的结构相对现有技术均发生的变化，因此需要一种相对应的新的掩膜板设计，因此，本发明还提供一种掩膜板，所述掩膜板用于形成上述的半导体器件的制造方法中的图案化的芯核层，或者，用于制作上述的半导体器件中的第一栅极和第二栅极。当所述半导体器件为浮栅型存储器时，所述掩膜板为字线掩膜板(即CG mask，也可以说是控制栅掩膜板)。本发明的掩膜板能够用于制作具有稀疏的第二栅极和密集的第一栅极的半导体器件，能够改善形成的第一栅极的关键尺寸的均一性，保证边缘第一栅极的形状，提高器件性能。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。