异质栅介质的异质结隧穿场效应晶体管及其制作方法
阅读说明：本技术 异质栅介质的异质结隧穿场效应晶体管及其制作方法 (Heterojunction tunneling field effect transistor of heterogeneous gate dielectric and manufacturing method thereof ) 是由 段小玲 王树龙 王刚 张进成 张涛 刘志宏 赵胜雷 许晟瑞 郝跃 于 2021-07-26 设计创作，主要内容包括：本发明公开了一种异质栅介质的异质结隧穿场效应晶体管及其制作方法,主要解决现有隧穿场效应晶体管开态电流小和双极效应严重的问题。其包括源极、栅极、漏极、源区、沟道区和漏区,载流子通过源极进入沟道区并通过漏极离开沟道区,沟道区包括“一”部和“1”部,“1”部包括与“一”部连接的第一连接端,以及与第一连接端相对设置的第二连接端,第二连接端通过漏区连接漏极,“1”部的两侧设置有两个栅极,两个栅极与“1”部之间分别设置有两个第一异质介质,栅极和第一异质介质垂直于第二异质介质设置,且第一异质介质与第二异质介质的高度之和与“1”部相等,栅极与第一异质介质高度相等,“一”部两侧分别设置有两个源极。(The invention discloses a heterojunction tunneling field effect transistor of a heterogeneous gate medium and a manufacturing method thereof, and mainly solves the problems of small on-state current and serious bipolar effect of the traditional tunneling field effect transistor. The charge carrier source comprises a source electrode, a grid electrode, a drain electrode, a source region, a channel region and a drain region, wherein the charge carrier enters the channel region through the source electrode and leaves the channel region through the drain electrode, the channel region comprises a first connecting end and a second connecting end, the first connecting end is connected with the first connecting end, the second connecting end is opposite to the first connecting end, the second connecting end is connected with the drain electrode through the drain region, two grid electrodes are arranged on two sides of the 1 part, two first heterogeneous media are respectively arranged between the two grid electrodes and the 1 part, the grid electrodes and the first heterogeneous media are perpendicular to the second heterogeneous media, the sum of the heights of the first heterogeneous media and the second heterogeneous media is equal to the height of the 1 part, the heights of the grid electrodes and the first heterogeneous media are equal, and two source electrodes are respectively arranged on two sides of the first part.)
技术领域
本发明涉及晶体管技术领域，具体涉及一种异质栅介质的异质结隧穿场效应晶体管及其制作方法。
背景技术
得益于半导体制造工艺的发展，晶体管的特征尺寸不断减小，使得集成电路向高性能，低成本的方向不断发展。然而在基于热电子发射机制的传统CMOS场效应晶体管低功耗数字集成电路中，由于亚阈值摆幅无法突破室温下60mv/dec的限制，电源电压无法随着器件尺寸的减小而降低，从而导致器件的泄漏电流进一步增大，并且单位面积上器件数量的激增最终导致集成电路静态功耗和动态功耗的急剧增加。此外，当特征尺寸的缩小不断接近物理极限，集成电路制造技术也遇到参数物理极限和工艺制造的瓶颈，如量子隧穿效应导致的栅极漏电和沟道漏电，短沟道的热载流子效应、负偏压温度不稳定性、漏致势垒降低以及沟道载流子分布量子涨落等，严重影响器件的预期性能。为了降低亚阈值摆幅和关态泄漏电流，人们对隧穿场效应晶体TFET展开了研究。基于带带隧穿BTBT原理的隧穿场效应晶体管TFET能够在室温下获得低于60mV/Dec的亚阈值摆幅SS，且不易受到短沟道效应的影响，因此隧穿场效应晶体管TFET能够进一步减少电源电压VDD，并且由于隧穿势垒的存在使TFET可以具有较低的关态电流，从而满足低功耗集成电路应用。
虽然TFET在低功耗领域具有巨大的应用前景，但是传统的硅基TFET存在开态电流较小以及双极效应严重的缺点，这限制了TFET器件的进一步发展。
发明内容
本发明的目的在于提供一种异质栅介质的异质结隧穿场效应晶体管及其制作方法，以解决现有的硅基TFET存在开态电流较小以及双极效应严重的缺点的问题。
本发明解决上述技术问题的技术方案如下：
本发明提供一种异质栅介质的异质结隧穿场效应晶体管，所述隧穿场效应晶体管包括源极、栅极、漏极、源区、沟道区和漏区，载流子通过所述源极进入所述沟道区并通过所述漏极离开所述沟道区，所述栅极用于调制所述沟道区导通与关断的电极，所述沟道区包括“一”部和“1”部，所述“1”部包括与所述“一”部连接的第一连接端，以及与所述第一连接端相对设置的第二连接端，所述第二连接端通过漏区连接所述漏极，所述“1”部的两侧设置有两个栅极，两个所述栅极与所述“1”部之间分别设置有两个第一异质介质，所述栅极和所述第一异质介质垂直于第二异质介质设置，且所述第一异质介质与所述第二异质介质的高度之和与所述“1”部的高度相等，所述栅极的高度与所述第一异质介质高度相等，所述“一”部两侧分别设置有两个源极。
可选择地，所述第一异质介质的材料为低K介质材料，和/或
所述第二异质介质的材料为高K介质材料。
可选择地，所述第一异质介质为二氧化硅，和/或，所述第二异质介质为氧化铪。
可选择地，所述隧穿场效应晶体管还包括位于两个所述源极和所述“一”部两侧的两个P+型源区和两个N+型夹层，所述P+型源区的输入端连接所述源极的输出端，其输出端连接所述N+型夹层的输入端，所述N+型夹层的输出端分别与所述“一”部的两侧连接；所述P+型源区用于增大隧穿区域，增大载流子，所述N+型夹层用于降低隧穿视垒，增大隧穿几率。
可选择地，所述隧穿场效应晶体管还包括位于所述“一”部下方的SOI衬底。
可选择地，所述SOI衬底的长度等于所述“一”部的长度以及位于所述“一”部两侧的两个P+型源区和两个N+型夹层的长度之和。
本发明还提供一种基于上述的异质栅介质的异质结隧穿场效应晶体管的制作方法，所述制作方法包括：
S1：依次制备底层硅、氧化物埋层和顶层硅的SOI衬底；
S2：在顶层硅表面刻蚀漏区以外的区域，形成倒T型结构，得到倒T型沟道区；
S3：在顶层硅的两侧刻蚀形成源区凹槽，在400℃-600℃的条件下，外延淀积硅锗材料填充源区凹槽，同时在硅中通入硼掺杂气体对源区进行原位掺杂，形成P型源区；
S4：在顶层硅表面依次光刻出漏区和夹层区图形，采用离子注入工艺在漏区和夹层区分别注入相应计量的砷离子，退火激活杂质，形成N+型漏区和N+夹层区；
S5：在源区和夹层区表面生长第二异质栅介质二氧化铪；
S6：在沟道区“1”部两侧生长第一异质栅介质二氧化硅，淀积多晶硅形成栅极；
S7：在所述源区和漏区光刻出源电极和漏电极窗口，淀积金属形成源极和漏极。
本发明具有以下有益效果：
本发明提出了一种不同于传统Si-TFET的倒T型沟道的异质栅介质双栅SiGe/Si异质结TFET结构(HGD-DG-HJTFET)。“1”部和“一”部的存在，使得本发明的沟道区呈现倒T型，倒T型沟道能够增大隧穿区域，提高器件的开态电流，异质栅介质结构使得栅极对源区和靠近漏的沟道区具有不同的栅控能力，可以有效的抑制TFET的双极效应，此外在源区和沟道使用Si0.9Ge0.1异质结来降低隧穿势垒宽度，并使用夹层来改善器件亚阈值特性。最终该TFET结构能够在达到较高开态电流的同时抑制双极电流。
附图说明
图1为本发明所提供的异质栅介质的异质结隧穿场效应晶体管(HGD-DG-HJTFET)的结构图；
图2为本发明所提供的异质栅介质的异质结隧穿场效应晶体管(HGD-DG-HJTFET)的制作方法的流程图；
图3为本发明所提供的异质栅介质的异质结隧穿场效应晶体管的制备过程图；
图4是有无异质栅结构倒T型沟道异质结双栅隧穿场效应晶体管转移特性对比图；
图5是有无N+夹层时倒T型沟道HGD-DG-HJTFET转移特性对比图。
附图标记说明
1-源极；2-栅极；3-漏极；4-沟道区；41-第一连接端；42-第二连接端；5-漏区；6-第一异质介质；7-第二异质介质；8-N+型夹层；9-P+型源区；10-SOI衬底。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
实施例1
本发明解决上述技术问题的技术方案如下：
本发明提供一种异质栅介质的异质结隧穿场效应晶体管，所述隧穿场效应晶体管包括源极1、栅极2、漏极3、源区9、沟道区4和漏区5，载流子通过所述源极1进入所述沟道区4并通过所述漏极3离开所述沟道区4，所述栅极2用于调制所述沟道区4导通与关断的电极，所述沟道区4包括“一”部和“1”部，所述“1”部包括与所述“一”部连接的第一连接端41，以及与所述第一连接端41相对设置的第二连接端42，所述第二连接端42通过漏区5连接所述漏极3，所述“1”部的两侧设置有两个栅极2，两个所述栅极2与所述“1”部之间分别设置有两个第一异质介质6，所述栅极2和所述第一异质介质6垂直于第二异质介质7设置，且所述第一异质介质6与所述第二异质介质7的高度之和与所述“1”部相等，所述栅极2与所述第一异质介质6高度相等，所述“一”部两侧分别设置有两个源极1。
本发明具有以下有益效果：
本发明提出了一种不同于传统Si-TFET的倒T型沟道的异质栅介质双栅SiGe/Si异质结TFET结构(HGD-DG-HJTFET)。“1”部和“一”部的存在，使得本发明的沟道区4呈现倒T型，倒T型沟道能够增大隧穿区域，提高器件的开态电流，异质栅介质结构使得栅极2对源区和靠近漏的沟道区4具有不同的栅控能力，可以有效的抑制TFET的双极效应，此外在源区和沟道使用Si0.9Ge0.1异质结来降低隧穿势垒宽度，并使用夹层来改善器件亚阈值特性。最终该TFET结构能够在达到较高开态电流的同时抑制双极电流。
可选择地，所述第一异质介质6的材料为低K介质材料，和/或
所述第二异质介质7的材料为高K介质材料。
可选择地，所述第一异质介质6为二氧化硅，和/或，所述第二异质介质7为氧化铪。
可选择地，所述隧穿场效应晶体管还包括位于两个所述源极1和所述“一”部两侧的两个P+型源区9和两个N+型夹层8，所述P+型源区9的输入端连接所述源极1的输出端，其输出端连接所述N+型夹层8的输入端，所述N+型夹层8的输出端分别与所述“一”部的两侧连接；所述P+型源区9用于增大隧穿区域，增大载流子，所述N+型夹层8用于降低隧穿视垒，增大隧穿几率。
可选择地，所述隧穿场效应晶体管还包括位于所述“一”部下方的SOI衬底10。SOI衬底10为绝缘体，可以防止晶体管内部漏电。
可选择地，所述SOI衬底10的长度等于所述“一”部的长度以及位于所述“一”部两侧的两个P+源区和两个N+型夹层8的长度之和。
具体地，沟道区4位于SOI衬底10的正上方，并以倒T型放置于器件中心，掺杂浓度为1×1016/cm3、靠近衬底处的沟道长度为30±1nm，高度为10±1nm、余下的沟道长度为26±1nm，高度为63±1nm。
N+夹层8的高度为10±1nm、长度为5±0.5nm、掺杂浓度为5×1018/cm3，其对称位于沟道区42的两侧；
P+源区9的高度为10±1nm、长度为15±1nm、掺杂浓度为6×1019/cm3，其对称位于N+夹层8的左右两侧并与N+夹层8相邻；
第一异质介质6采用高K介质材料HfO2来提高栅控能力，水平放置于P+源区4和N+夹层8的上方，并与沟道区42相邻，其高度为3±1nm、长度为13±1nm。
第二异质介质7采用低K介质材料SiO2来降低双极电流，垂直放置于第一异质介质6的上方并与并与沟道区42相邻，其高度为60±1nm、长度为3±1nm。
N+漏区5位于沟道的正上方，其高度为10±1nm、长度为26±1nm、掺杂浓度为5×1018/cm3。
当然，这些尺寸以及尺寸范围并不代表对本发明的限制，本领域技术人员可根据本发明设计其他尺寸，这均落入本发明的保护范围。
实施例2
本发明还提供一种基于上述的异质栅介质的异质结隧穿场效应晶体管的制作方法，
参考图2所示，所述制作方法包括：
S1：依次制备底层硅、氧化物理层和顶层硅的SOI衬底10。
具体包括以下制备方法：
S11：在底层硅的硅片上利用热氧化完成埋氧层二氧化硅的制备；
S12：在埋氧层表面通过外延生长形成硅外延层，形成SOI衬底；
S13：SOI衬底进行浓度为1×1016cm-3的P型离子掺杂。
S2：在顶层硅表面刻蚀漏区以外的区域，形成倒T型结构，得到倒T型沟道区。
S21：在顶层硅表面生长一层SiO2保护层，并涂抹光刻胶，进行曝光显影。利用光刻工艺在顶层硅表面两侧设定位置处形成相应图形；
S22：利用干法刻蚀工艺在夹层图形处进行刻蚀，形成倒T型结构；
S23：清洗掉光刻胶,再用氢氟酸HF溶液清洗，去除SiO2层。
S3：制备掺杂浓度为6×1019/cm3的P+型源区9。
S31：在顶层硅表面生长一层二氧化硅形成保护层，并涂抹光刻胶，进行曝光显影，利用光刻工艺在顶层硅表面设定位置处形成源区图形；
S32：利用干法刻蚀工艺在源区图形处进行刻蚀，刻蚀深度为顶层硅的厚度，形成源区凹槽；
S33：在源区凹槽内利用选择性外延生长工艺淀积硅锗材料，同时通入硼掺杂气体对源区进行原位掺杂，再退火实现掺杂元素的原位激活，形成掺杂浓度为6×1019/cm3的P+型源区；
S34：清洗掉光刻胶,再用氢氟酸HF溶液清洗，去除SiO2层。
S4：制备掺杂浓度为5×1018/cm3的N+型漏区和掺杂浓度为5×1018/cm3的N+型夹层8区。
S41：在顶层硅表面生长一层二氧化硅形成保护层，并涂抹光刻胶，进行曝光显影，利用光刻工艺在顶层硅表面设定位置处形成漏区和夹层图形；
S42：利用干法刻蚀工艺在源区和夹层图形处进行刻蚀，刻蚀得到所需厚度的漏区凹槽和夹层凹槽；
S43：采用离子注入工艺在漏区凹槽和夹层凹槽分别注入相应计量的砷离子，退火激活杂质，形成掺杂浓度为5×1018/cm3的N+型漏区和掺杂浓度为5×1018/cm3的N+型夹层8区；
清洗掉光刻胶，再用氢氟酸HF溶液清洗，去除SiO2层。
S5：在源区和夹层区表面生长第二异质栅介质二氧化铪。
S51：在顶层硅表面生长一层二氧化硅形成保护层，并涂抹光刻胶，进行曝光显影，利用光刻工艺在顶层硅表面设定位置处形成第二异质栅介质7图形；
S52：利用干法刻蚀工艺在第二异质栅介质7图形处刻蚀，去除二氧化硅保护层；
S53：使用化学气相淀积工艺在高K介质区淀积高K介质二氧化铪；利用选择性刻蚀工艺刻蚀掉两侧多余的二氧化铪。
步骤6：在沟道区“1”部两侧生长第一异质栅介质6二氧化硅，淀积多晶硅形成栅极。
S61：使用化学气相淀积工艺在600℃情况下，对得到的器件在沟道区“1”部两侧的凹槽淀积SiO2，使SiO2填满栅区凹槽，并使用机械抛光对于顶层硅表面进行平整度处理，涂抹光刻胶，进行曝光显影，利用光刻工艺在顶层硅表面设定位置处形成栅极图形；
S62：利用干法刻蚀工艺在栅极图形处进行刻蚀形成栅极凹槽；在沟道区“1”部两侧凹槽内外延生长重掺杂的晶硅栅材料，从而形成栅极2；
S63：使用机械抛光对于顶层硅表面进行平整度处理，且去除表面的二氧化硅保护层和多晶硅；
S64：使用光刻胶掩膜保护栅区和漏区5，并利用反应离子刻蚀工艺选择性地蚀刻掉SiO2的其余部分。
S7：在所述P+型源区9和漏区5光刻出源电极和漏电极窗口，淀积金属形成源极1和漏极3。
S71：在所述源区和漏区光刻出源电极和漏电极窗口，利用化学气相淀积工艺在200℃条件下，分别在源电极和漏电极窗口淀积一层Al金属薄膜，形成源极1、漏极3；
S72：用乙醇和丙酮洗净残留的剥离液，完成倒T型沟道异质双栅异质结隧穿场效应晶体管HGD-DG-HJTFET的制备。
实施实例3，制作第一异质栅介质为SiO2且厚度为3nm，厚度为3nm的第二异质栅介质为HfO2的隧穿场效应晶体管，其制备方法为：
S1：依次制备底层硅、氧化物理层和顶层硅的SOI衬底10，如图3(a)；
S11：在硅片上利用热氧化完成埋氧层二氧化硅的制备；
S12：在埋氧层表面通过外延生长形成硅外延层，形成SOI衬底10；
S13：衬底掺杂,对于SOI衬底10进行浓度为1×1016cm-3的P型离子掺杂。
S2：在顶层硅表面刻蚀漏区以外的区域，形成倒T型结构，得到倒T型沟道区4，如图3(b)；
S21：在顶层硅表面生长一层SiO2保护层，并涂抹光刻胶，进行曝光显影。利用光刻工艺在顶层硅表面两侧设定位置处形成相应图形；
S22：利用干法刻蚀工艺在夹层图形处进行刻蚀，形成倒T型结构；
S23：清洗掉光刻胶,再用氢氟酸HF溶液清洗，去除SiO2层。
S3：制备掺杂浓度为6×1019/cm3的P+型源区9，如图3(c)；
S31：在顶层硅表面生长一层二氧化硅形成保护层，并涂抹光刻胶，进行曝光显影，利用光刻工艺在顶层硅表面设定位置处形成源区图形；
S32：利用干法刻蚀工艺在源区图形处进行刻蚀，刻蚀深度为源区的厚度，形成源区凹槽；
S33：在源区凹槽内利用选择性外延生长工艺淀积锗硅材料，同时通入硼掺杂气体对源区进行原位掺杂，再退火实现掺杂元素的原位激活，形成掺杂浓度为6×1019/cm3的P+型源区9；
清洗掉光刻胶,再用氢氟酸HF溶液清洗，去除SiO2层。
S4：制备掺杂浓度为5×1018/cm3的N+型漏区和掺杂浓度为5×1018/cm3的N+型夹层8区，如图3(d)；
S41：在顶层硅表面生长一层二氧化硅形成保护层，并涂抹光刻胶，进行曝光显影，利用光刻工艺在顶层硅表面设定位置处形成漏区和夹层图形；
S42：利用干法刻蚀工艺在源区和夹层图形处进行刻蚀，刻蚀得到所需厚度的漏区凹槽和夹层凹槽；
S43：采用离子注入工艺在漏区凹槽和夹层区凹槽分别注入相应计量的砷离子，退火激活杂质，形成掺杂浓度为5×1018/cm3的N+型漏区和掺杂浓度为5×1018/cm3的N+型夹层8区；
清洗掉光刻胶，再用氢氟酸HF溶液清洗，去除SiO2层。
S5：制备厚度为3nm的第二异质栅介质HfO2，并制作栅极，如图3(e)；
S51：在顶层硅表面生长一层二氧化硅形成保护层，并涂抹光刻胶，进行曝光显影，利用光刻工艺在顶层硅表面设定位置处形成第二异质栅介质7图形；
S52：利用干法刻蚀工艺在第二异质栅介质7图形处刻蚀，去除二氧化硅保护层；
S53：使用化学气相淀积工艺在高K介质区淀积厚度为3nm的高K介质HfO2；利用选择性刻蚀工艺刻蚀掉两侧多余的HfO2。
S6：制备厚度为3nm的第一异质栅介质SiO2，并制作栅极，如图3(f)；
S61：使用化学气相淀积工艺在600℃情况下，对得到的器件在沟道区“1”部两侧的凹槽淀积低K介质SiO2，使SiO2填满栅区凹槽，并使用机械抛光对于顶层硅表面进行平整度处理，涂抹光刻胶，进行曝光显影，利用光刻工艺在顶层硅表面设定位置处形成栅极图形，使得“1”部沟道两侧的SiO2厚度为3nm；
S62：利用干法刻蚀工艺在栅极图形处进行刻蚀形成栅极凹槽；在栅区凹槽内外延生长重掺杂的晶硅栅材料，从而形成栅极2；
S63：使用机械抛光对于顶层硅表面进行平整度处理，且去除表面的二氧化硅保护层和多晶硅；
S64：使用光刻胶掩膜保护栅区和漏区5，并利用反应离子刻蚀工艺选择性地蚀刻掉SiO2的其余部分。
S7：在所述P+型源区9和漏区5光刻出源电极和漏电极窗口，淀积金属形成源极1和漏极3，如图3(g)；
S71：在所述P+型源区9和漏区5光刻出源电极和漏电极窗口，利用化学气相淀积工艺在200℃条件下，分别在源电极和漏电极窗口淀积一层Al金属薄膜，形成源极1、漏极3；
S72：用乙醇和丙酮洗净残留的剥离液，完成倒T型沟道异质栅介质双栅异质结隧穿场效应晶体管HGD-DG-HJTFET的制备。
实施实例4，制作第一异质栅介质为SiO2且厚度为5nm，厚度为2nm的第二异质栅介质为HfO2的隧穿场效应晶体管。
S1：依次制备底层硅、氧化物理层和顶层硅的SOI衬底，如图3(a)；
S11:在硅片上利用热氧化完成埋氧层二氧化硅的制备；
S12：在埋氧层表面通过外延生长形成硅外延层，形成SOI衬底10；
S13：衬底掺杂,对于SOI衬底进行浓度为1×1016cm-3的P型离子掺杂。
S2：在顶层硅表面刻蚀漏区以外的区域，形成倒T型结构，得到倒T型沟道区4，如图3(b)；
S21：在顶层硅表面生长一层SiO2保护层，并涂抹光刻胶，进行曝光显影。利用光刻工艺在顶层硅表面两侧设定位置处形成相应图形；
S22：利用干法刻蚀工艺在夹层图形处进行刻蚀，形成倒T型结构；
S23：清洗掉光刻胶,再用氢氟酸HF溶液清洗，去除SiO2层。
S3：制备掺杂浓度为6×1019/cm3的P+型源区9，如图3(c)；
S31：在顶层硅表面生长一层二氧化硅形成保护层，并涂抹光刻胶，进行曝光显影，利用光刻工艺在顶层硅表面设定位置处形成源区图形；
S32：利用干法刻蚀工艺在源区图形处进行刻蚀，刻蚀深度为顶层硅的厚度，形成源区凹槽；
S33：在源区凹槽内利用选择性外延生长工艺淀积硅锗材料，同时通入硼掺杂气体对源区进行原位掺杂，再退火实现掺杂元素的原位激活，形成掺杂浓度为6×1019/cm3的P+型源区9；
S34：清洗掉光刻胶,再用氢氟酸HF溶液清洗，去除SiO2层。
S4：制备掺杂浓度为5×1018/cm3的N+型漏区和掺杂浓度为5×1018/cm3的N+型夹层8区，如图(d)；
S41：在顶层硅表面生长一层二氧化硅形成保护层，并涂抹光刻胶，进行曝光显影，利用光刻工艺在顶层硅表面设定位置处形成漏区和夹层图形；
S42：利用干法刻蚀工艺在源区和夹层图形处进行刻蚀，刻蚀得到所需厚度的漏区凹槽和夹层凹槽；
S43：采用离子注入工艺在漏区凹槽和夹层凹槽分别注入相应计量的砷离子，退火激活杂质，形成掺杂浓度为5×1018/cm3的N+型漏区和掺杂浓度为5×1018/cm3N+的夹层区；
清洗掉光刻胶，再用氢氟酸HF溶液清洗，去除SiO2层。
S5：制备厚度为2nm的高K介质HfO2，如图3(e)；
S51：在顶层硅表面生长一层二氧化硅形成保护层，并涂抹光刻胶，进行曝光显影，利用光刻工艺在顶层硅表面设定位置处形成第二异质栅介质7图形；
S52：利用干法刻蚀工艺在第二异质栅介质7图形处刻蚀，去除二氧化硅保护层。
S53：使用化学气相淀积工艺在高K介质区淀积厚度为2nm的高K介质HfO2；利用选择性刻蚀工艺刻蚀掉两侧多余的HfO2。
S6：制备厚度为3nm的第一异质栅介质6SiO2，并制作栅极2，如图3(f)；
S61：使用化学气相淀积工艺在600℃情况下，对得到的器件在沟道区“1”部两侧的凹槽淀积SiO2，使SiO2填满栅区凹槽，并使用机械抛光对于顶层硅表面进行平整度处理，涂抹光刻胶，进行曝光显影，利用光刻工艺在顶层硅表面设定位置处形成栅极图形，使得“1”部沟道两侧的SiO2厚度为5nm。
S62：利用干法刻蚀工艺在栅极图形处进行刻蚀形成栅极凹槽；在栅区凹槽内外延生长重掺杂的晶硅栅材料，从而形成栅极2；
S63：使用机械抛光对于顶层硅表面进行平整度处理，且去除表面的二氧化硅保护层和多晶硅。
S64：使用光刻胶掩膜保护栅区和漏区5，并利用反应离子刻蚀工艺选择性地蚀刻掉SiO2的其余部分。
S7：在所述源区和漏区光刻出源电极和漏电极窗口，淀积金属形成源极1和漏极3，如图3(g)；
S71：在所述源区和漏区光刻出源电极和漏电极窗口，利用化学气相淀积工艺在200℃条件下，分别在源电极和漏电极窗口淀积一层Al金属薄膜，形成源极1、漏极3；
S72：用乙醇和丙酮洗净残留的剥离液，完成倒T型沟道异质栅介质的双栅异质结隧穿场效应晶体管HGD-DG-HJTFET的制备。
实施例5
除此之外，本发明使用SynopsysSentaurusTCAD软件对倒T型沟道异质栅介质双栅异质结隧穿场效应晶体管进行仿真，因此本发明的效果可以通过以下仿真结果进一步说明：
仿真1：将栅电压从-1V增加到1V，用第二栅介质SiO2厚度为3nm的倒T型沟道异质栅介质双栅异质结隧穿场效应晶体管(HGD-DG-HJTFET)和倒T型沟道的同质栅介质双栅异质结隧穿场效应晶体管仿真各自的转移特性曲线，结果是图4。
仿真2：将栅电压从-1V增加到1V，用第二栅介质SiO2厚度为3nm的倒T型沟道异质栅介质双栅异质结隧穿场效应晶体管(HGD-DG-HJTFET)仿真有无N+型夹层8的转移特性曲线，结果是图5。
从图4中可以看出，栅介质仅为SiO2的TFET虽然有较弱的双极效应，但低K介质也使得栅控能力减弱，器件开态电流在三个器件中最小，并且器件的平均亚阈值摆幅也最大(为67mV/dec)。而栅介质仅为HfO2的TFET虽然有较高的开态电流，但是双极效应也同样显著。然而由于异质栅介质的存在，HGD-DG-HJTFET的开态电流与栅介质仅为HfO2的TFET处于同一水平，且对双极效应的抑制同栅介质仅为SiO2的TFET相一致，同时平均亚阈值摆幅仅为18mV/dec。因此本文提出的HGD-DG-HJTFET不仅能够抑制双极电流，还可使开态电流保持较高水平，并且器件也具有较好的亚阈值特性。
从图4中可以看出有无N+型夹层8对抑制器件的双极特性并没有影响，这是因为两者均采用了异质栅介质。而添加N+型夹层8后器件的亚阈值特性得到明显提升，这是因为N+型夹层8可以提高器件在低栅压时的隧穿发生率，SiGe/Si异质结可以提高器件的开态电流，而N+型夹层8则改善了器件的亚阈值特性，两者共同改善了器件的电学特性。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
- 上一篇：一种医用注射器针头装配设备
- 下一篇：利用晶体硅对太阳能电池光接收表面进行钝化