阅读说明：本技术 双集成硅控整流器晶体管和相关方法 (Dual integrated silicon controlled rectifier transistor and related method ) 是由 A·埃拉米库拉萨尼 M·格瑞斯伍尔德 于 2019-12-27 设计创作，主要内容包括：本发明题为“双集成硅控整流器晶体管和相关方法”。本发明提供了一种实施方案,其包括具有复合SCR保护的ESD稳健晶体管。该晶体管可以包括：半导体衬底,该半导体衬底具有第一导电类型；漏极区,该漏极区与半导体衬底耦接,该漏极区具有漏极SCR部件,该漏极SCR部件具有第一导电类型的第一漏极区和第二导电类型的第二漏极区。该晶体管还可以包括：源极,该源极与半导体衬底耦接；沟道区,该沟道区具有第二导电类型；以及栅极,该栅极与沟道区耦接,该栅极具有SCR部件,该SCR部件具有第一导电类型的第一栅极区和第二导电类型的第二栅极区。漏极SCR部件和栅极SCR部件可以沿沟道区产生低电阻放电路径,该低电阻放电路径响应于ESD而激活,使得ESD通过晶体管放电而不损坏晶体管。(The invention provides a dual integrated silicon controlled rectifier transistor and related methods. The present invention provides an embodiment comprising an ESD robust transistor with composite SCR protection. The transistor may include: a semiconductor substrate having a first conductivity type; a drain region coupled with the semiconductor substrate, the drain region having a drain SCR component having a first drain region of a first conductivity type and a second drain region of a second conductivity type. The transistor may further include: a source coupled to the semiconductor substrate; a channel region having a second conductivity type; and a gate coupled to the channel region, the gate having an SCR component with a first gate region of the first conductivity type and a second gate region of the second conductivity type. The drain SCR component and the gate SCR component can create a low resistance discharge path along the channel region that activates in response to ESD such that the ESD discharges through the transistor without damaging the transistor.)

具体实施方式

本发明整体涉及电子器件，并且更具体地讲，涉及半导体器件结构以及形成半导体器件的方法。

为使图示简明和清晰，图中的元件未必按比例绘制，而且不同图中的相同的参考标号指示相同的元件。此外，为使描述简明，省略了熟知步骤和元件的描述和细节。如本文所用，载流电极是指器件的载送电流通过该器件的元件，诸如晶体管的源极或漏极。尽管器件在本文中被解释为某些N型区域和某些P型区域，但本领域的普通技术人员应当理解，考虑到任何必要的电压极性反转、晶体管类型和/或电流方向反转等，导电类型可被反转并且也是按照本说明可行的。为使附图简洁，器件结构的某些区域(诸如掺杂区域或电介质区域)可被示为通常具有直线边缘和角度精确的拐角。然而，本领域的技术人员理解，由于掺杂物的扩散和激活或层的形成，此类区域的边缘通常可不为直线并且拐角可不具有精确角度。另外，术语“主表面”在结合半导体区域、晶圆或衬底使用时是指半导体区域、晶圆或衬底的与另一种材料诸如电介质、绝缘体、导体或多晶半导体形成界面的表面。主表面可具有沿x、y和z方向变化的形貌特征。

如本文所用，术语“和/或”，包括列出的一个或多个相关联条目的任意组合和所有组合。此外，本文所用的术语仅用于描述特定实施方案的目的，而并非旨在对本公开进行限制。如本文所用，单数形式旨在还包括复数形式，除非语境中另外明确地指出其他情况。还应当理解，当在本说明书中使用术语包含和/或包括时，规定了所述特征、数字、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、数字、步骤、操作、元件、部件和/或它们的组的存在或添加。应当理解，尽管本文可使用术语第一、第二等来描述各种构件、元件、区域、层和/或部段，但这些构件、元件、区域、层和/或部段不应受这些术语限制。这些术语只用来将一种构件、元件、区域、层和/或部段与另一种构件、元件、区域、层和/或部段区分开。所以，在不背离本发明教导内容的前提下，举例来说，下文将讨论的第一构件、第一元件、第一区域、第一层和/或第一部段可被称为第二构件、第二元件、第二区域、第二层和/或第二部段。

本领域的技术人员应当理解，本文所用的与电路操作相关的短语“在…期间”、“在…同时”和“当…时”并不确切地指称某个动作在引发动作后立即发生，而是指在初始动作所引发的反应之间可能存在一些较小但合理的延迟，诸如传播延迟。另外，术语“在…同时”是指某个动作至少在引发动作持续过程中的一段时间内发生。词语“约”、“大约”或“基本上”，用来表示预期某个元件的值接近声明的值或位置。然而，本领域众所周知，始终存在一些微小偏差妨碍值或位置恰好为声明的值或位置。除非另外指明，否则本文使用的短语“在…之上”或“在…上”包括指定的元件可直接或间接物理接触的取向、放置或关系。除非另外指明，否则如本文所用，短语“与…重叠”包括指定的元件能够在同一平面或不同的平面上至少部分或完全重合或对准的取向、放置或关系。还应当理解，下文将适当举例说明并描述的实施方案可缺少本文未明确公开的任何元件，并且/或者可在缺少本文未明确公开的任何元件的情况下实施。

硅控整流器(SCR)是分层功率控制器件，其激活或触发以使电流能够沿放电流动路径流动。在某些(即，低)电压和/或电流电平下，SCR电学上不存在，从而允许电流和/或电压流动或施加而不造成影响。然而，在其他电压或电流下，SCR“激活”，这意味着包含SCR的流动路径中的电阻将会下降。流动路径的电阻的下降使电荷的任何堆积(即，在ESD事件期间)都通过流动路径快速地耗散。在以下描述的实施方案中的流动路径也可以被称为放电路径，该放电路径是由SCR产生的用于ESD的电流的流动的路径。

除其他特征外，本说明书还包括复合SCR架构，该复合SCR架构由位于半导体晶体管的漏极区处的SCR阳极组成，其中第一SCR阴极和第一SCR栅极位于半导体晶体管的栅极区处，而第二另选的或附加的SCR阴极和第二SCR栅极在半导体晶体管的主体区处，或这两种情况皆有。将这些SCR部件添加到结构中而不另外地更改晶体管的架构或参数行为。复合SCR包括具有共享共阳极端子的两个共存SCR器件的单个架构。这些SCR器件中的一个或多个在ESD事件期间降低半导体晶体管的电阻，这降低了在ESD事件期间出现损坏和/或缺陷的风险。

现在转到附图，图1是半导体晶圆12上的半导体器件10的实施方案的顶视图。半导体晶圆12可以在整个表面上包括许多半导体器件10。半导体器件10可以是具有漏极区14、栅极区16、源极区18和主体区19的结型栅极场效应晶体管(JFET)。如图所示，器件10可以是体育场形状的，但是器件10还可以包括其他闭合形状，诸如圆形、马蹄形、椭圆形或矩形晶体管。在ESD事件期间，一定量的能量必须在短时间段内通过器件10耗散。能量的这种耗散可能导致器件的电气行为发生改变。例如，器件10可以具有增加的泄漏电流，并且可以通过沿ESD浪涌电流导通路径20的微观损坏点来体现。如上文所指出，存在导致ESD的许多电荷源，包括与人体的接触、带电器件本身的放电、或与器件10接触的工具或生产器具的放电。损坏点20例如可以在沟道区22的表面或内部或半导体晶圆12的更深处包括丝状故障点。如上所述，损坏点20可能引起不期望的晶体管操作。

图2是图1的器件10的实施方案的示意图，其示出了与本发明的某些实施方案最相关的漏极区14、栅极区16和主体区19的内部部分。具体地，该示意图示出了复合SCR 28的架构的单独的SCR部件：漏极部件30、栅极部件32和主体部件34，这些部件提高阈值，使得当ESD事件的电荷低于阈值时，防止器件10受到ESD损坏。例如，具有复合SCR 28架构的800VJFET的阈值可以被提高到4.0kV的HBM额定值。在某些实施方案中，JFET可以包括在200V与1500V之间的额定操作电压。这些实施方案也可以具有4.0kV的HBM额定值。复合SCR 28架构的SCR部件30、32、34是位于器件10的表面下方的层，并且因此在外部(即，在图1的顶视图中)不可见。SCR部件30、32、34的嵌入层也位于不影响半导体器件10的操作的区域中。此外，通过调整在半导体器件10的制造中已经存在的步骤的位置和/或持续时间来进行SCR部件30、32、34的制造。因此，复合SCR 28防止经受ESD事件，而不增加设计或制造过程的成本。

复合SCR 28的漏极部件30包括第一导电类型的第一区域30a和第二导电类型的第二区域30b。区域30a/30b的横向延伸度之间的比率可以是一定值，使得实现最佳的SCR激活行为和ESD保护。类似地，复合SCR 28的栅极段32包括第一导电类型的第一区域32a和第二导电类型的第二区域32b。复合SCR 28的主体段34包括第二导电类型的第一区域34a、和第一导电类型的第二区域34b以及第二导电类型的第三区域34c。

图3是晶体管300的实施方案的横截面侧视图。晶体管300包括半导体衬底302。在所示的实施方式中，衬底是P型(p掺杂的)衬底，但是在其他实施方式中，可以使用其他配置(诸如，N型(n掺杂的)衬底)。因此，在所示的实施方式中，栅极/沟道/衬底形成PNP配置，但是在其他实施方式中，可以对此进行配置，使得形成NPN配置。

作为非限制性示例，可以使用任意数量的掺杂、扩散和/或退火步骤等用硅衬底来制造半导体衬底的配置(P型、N型等)。如下文将描述，晶体管300还包括漏极区、栅极区、源极区、衬底接触区或其他区，它们中的每个可以具有不同电学和/或其他性质。可以使用适当的材料、掺杂剂和其他适当的材料通过任意数量或组合的掩蔽(光刻胶)、曝光、蚀刻、清洗、掺杂、注入、扩散、退火和/或其他步骤来形成不同区域。

晶体管300包括漏极端子304、栅极端子305、沟道区308、源极端子306和主体端子310。在操作中，端子304、305、306和310可以连接到向晶体管300供应或传输电流的功率触点。沟道区308可以是N-沟道区。栅极区312、源极区314和漏极区316以及主体区318都与沟道区308耦接(并且在所示的实施方式中，与之直接地接触)，因此电流可以通过沟道区308在源极端子306与漏极端子304之间流动并可以由栅极端子305控制。在图5、图6和图7中详细地描述了漏极区316(包括SCR部件)、栅极区312(包括SCR部件)和主体区310(包括SCR部件)中的每个，它们分别如图3中所标记。

在ESD事件期间，复合SCR(例如，复合SCR 28)的部件作为单一结构一起工作，以通过晶体管300耗散和/或引导来自ESD事件的能量而不损坏(例如，来自图1的损坏点20)。晶体管300包括沟道流动路径320和衬底流动路径322，这两个流动路径传送来自ESD事件的能量通过晶体管300。即，当ESD事件使SCR器件两端的电压大幅地且急剧地增加时，沿沟道流动路径320和衬底流动路径322的电阻降低，从而快速地耗散ESD的电荷。

ESD放电路径(即，沟道放电路径320和衬底放电路径322)在图4中示意性地呈现，该图示出了晶体管400的实施方案。晶体管400具有漏极端子404、栅极端子406、沟道408、源极端子410和主体端子430。晶体管400的操作使电流流过在源极410与漏极404之间的沟道408。如上所述，复合SCR(例如，复合SCR 28)包括共享一些部件的两组协作的背靠背SCR器件454。从等效电路的角度来看，晶体管400包括启用第一流动路径420的第一SCR器件450和启用第二流动路径422的第二SCR器件452。当向晶体管400施加高电压脉冲(即，ESD事件)时，每个SCR器件具有进行“激活”的电位。即，当SCR器件450、452激活时，沿第一流动路径420和第二流动路径422的电阻显著地下降。电阻的这种下降不仅降低晶体管中耗散的功率，而且还促进了来自ESD事件的功率的更快的耗散，并且通过降低丝化和局部自热的可能性来降低损坏晶体管400的可能性。通过流动路径420、422的每个方向(即，从集中的漏极区14出来的径向方向)都具有低电阻，并且因此ESD没有动力来使电流通过单个丝集中。如上所述，第一流动路径420和第二流动路径422与位于漏极端子404附近的漏极区共享共阳极。

图5是具有复合SCR(例如，晶体管300)的ESD稳健半导体晶体管的漏极区500(例如，图3的漏极区316，但不一定限于图3的实施方案)的实施方案的示意性横截面图。漏极区500与在衬底502上方的第一导电类型的沟道区504耦接。如图所示，SCR部件506可以包括P+区域(P+阳极)508和N+区域510。导电电极512放置在这两个区域508、510上方，并且可以被制造为导电硅化物，但是在其他实施方式中，它可以由将硅层硅化来形成，或可以使用金属或另一种导电元素来形成。导电电极512可能不是总是完全覆盖P+区域508。而是，留有间隙，该间隙形成和/或变成电阻式电镇流器区(分隔层)514。该电阻式电镇流器区514极大地增强晶体管的ESD稳健性。在某种程度上如上文所指出，电阻式电镇流器区是栅极/源极与漏极之间的缓冲区或缓冲层并有助于提高器件抵抗ESD造成的损坏的稳健性。

尽管代表性示例中的各个区域由特定材料类型形成，即，P型衬底、N+源极区、P+栅极区、P+衬底接触区、P+漏极区(P+阳极)、N+漏极区、N-沟道区、硅化物区等，但是普通技术人员可以根据需要选择具有类似或不同电学或其他性质的其他材料类型和组合(例如，从N型衬底开始并相应地选择其他材料类型)。漏极区500中的P+区域508和N+区域510可以包括在晶体管的本来完成的设计的制造过程中存在的材料和/或掺杂。例如，漏极区500可以邻近多晶硅电阻器场板520定位。场板520可以被设计为具有某种配置，该配置用晶体管(例如，晶体管300)产生期望的场。在图5所示的实施方案中，场板520包括扁平螺旋，其在横截面中被示出为个体化点。螺旋电阻器场板520可以在一端连接到漏极端子，而在另一端连接到接地。其他电路设计可以使用其他配置。然而，漏极SCR部件506在漏极区500内仅占据很小空间，使得电路/晶体管的其余部分的设计几乎完全不受影响。

图6是具有复合SCR(例如，晶体管300)的ESD稳健半导体晶体管的栅极区600(例如，图3的栅极区312，但不一定限于图3的实施方案)的实施方案的示意性横截面图。栅极区600与在衬底602上方的N沟道区604耦接。栅极区600可以包括浅p阱区607和深p阱605，这两者与沟道区一起用作反向偏置结，该反向偏置结在晶体管的正常操作期间控制晶体管的沟道中的电流流动。比起浅p阱607，深p阱605可以不那么重掺杂。如图所示，SCR部件可以嵌入浅p阱607上方并包括P+区域608和N+区域610。在某些实施方案中，导电电极612放置在栅极区600中的这两个P+层608和N+层610上方。如同漏极导电电极612一样，导电电极612可以包括导电硅化物区域，但是在其他实施方式中，它可以由金属或另一种导电元素来形成。导电电极612可以耦接到电引线，该电引线用于将栅极区600与外部元件或某个其他器件电耦接。

在某些实施方案中，浅p阱607可以仅部分地在SCR部件608、610下方延伸。具体地，浅p阱607可以被拉回一定距离606，该距离606可以被调节为一定值，以便产生沿SCR流动路径(例如，图3中的流动路径320)的电阻，使得SCR触发可以发生。另外地或另选地，导电电极612可以不完全地覆盖N+区域610。栅极区600与漏极区500一样，可以邻近其他晶体管部件定位，其他晶体管部件作为特定晶体管设计的一部分来成形和定位。SCR部件608、610在栅极区600内仅占据很小空间，使得电路/晶体管的其余部分的设计几乎完全不受影响。

图7是ESD稳健半导体晶体管(例如，晶体管300)的主体区700的实施方案的示意性横截面图。主体区700包括两个p阱区720、724以及n阱区704。在正常操作中，主体区700通过p阱720、724向衬底702提供参考电位(在一些应用中其可能为零伏)。然而，在ESD事件期间，p阱(720,724)中的一个或两个都充当SCR栅极，其激活SCR以使ESD能量电流能够从晶体管的漏极端子流动到其主体端子(例如，通过ESD放电路径322)。在一些应用中，三个P区域和N区域可以经由在顶部的金属层电连接在一起。另选地，左p阱区724或右p阱区中的任一者可以电短路到N区域。左p阱724还可以在晶体管的正常操作期间防止在晶体管的源极n区域708与SCR的n阱部件704之间的穿通。

如上所述，当与图5和图6中描述的SCR部件组合时，层的这种组合极大地增强晶体管(例如，晶体管300)的ESD稳健性。如上所述，在与上述SCR部件506组合时，层(即，栅极区607、608、610和导电电极612以及主体区720、724、704)的这种组合增强晶体管(例如，晶体管300)的ESD稳健性。例如，晶体管(例如，晶体管300)的实施方案可以通过包括具有漏极SCR部件(例如，506)与栅极SCR部件(例如，栅极SCR 606)或主体SCR部件(例如，706)中的任一者的复合SCR来将ESD额定值从1.5kV HBM增加到4.0kV HBM。

上述部件可以作为制造过程中的步骤提供。例如，半导体衬底可以被提供为晶圆，并且可以被掺杂成包括导电类型(即，P型或N型掺杂)。可以通过分层和蚀刻半导体材料诸如掺杂硅来提供SCR器件。尽管上文结合具体的优选实施方案和示例性实施方案描述了本发明的主题，但前述附图及其描述只用来描绘本发明主题的典型实施方案，因此不应被视作限制本发明主题的范围。很明显，许多替代方案和变型形式对本领域技术人员来说将是显而易见的。

实施例1.作为另外的示例，本公开包括ESD稳健晶体管，包括：半导体衬底，该半导体衬底具有第一导电类型；漏极，该漏极与半导体衬底耦接，该漏极包括漏极SCR部件；沟道区，该沟道区具有第二导电类型；栅极，该栅极与沟道区耦接，该栅极包括栅极SCR部件；主体，该主体与半导体衬底耦接，该主体包括主体SCR部件，并且其中漏极SCR部件是沿沟道区到栅极SCR部件的低电阻放电路径和沿衬底到主体SCR部件的低电阻放电路径的共阳极。

实施例2.实施例1的晶体管，还包括电阻器场板，该电阻器场板位于沟道区上方。

实施例3.实施例1的晶体管，其中晶体管包括结型场效应晶体管(JFET)，其具有在200V与1500V之间的电压额定值，并且包括体育场形、圆形、椭圆形、马蹄形或矩形的形状。

实施例4.实施例1的晶体管，其中第一导电类型包括P型导电性。

实施例5.作为另外的示例，本公开包括形成具有复合硅控整流器(SCR)的晶体管的方法，该方法包括：提供具有第一导电类型的半导体衬底；提供与半导体衬底耦接的漏极，该漏极包括漏极SCR部件，该漏极SCR部件包括第一导电类型的第一漏极区和第二导电类型的第二漏极区；提供与在漏极与源极之间的半导体沟道耦接的栅极，其中该栅极包括栅极SCR部件，该SCR部件包括第一导电类型的第一栅极区和第二导电类型的第二栅极区；以及提供具有第二导电类型的沟道区，其中漏极SCR和栅极SCR响应于ESD而降低半导体衬底和沟道区的电阻，使得ESD穿过晶体管而不损坏晶体管。

实施例6.实施例5的方法，包括提供与半导体衬底耦接的主体，该主体包括主体SCR部件，该主体SCR部件包括第一导电类型的第一主体区和第二导电类型的第二主体区。

实施例7.实施例5的方法，包括将硅层硅化以提供导电电极，其中该导电电极覆盖整个第二漏极区以及第一漏极区的仅一部分。

如下文的诸项权利要求所反映，本发明的各方面具有的特征可少于前文公开的单个实施方案的所有特征。所以，下文表述的诸项权利要求特此明确地并入具体实施方式中，且每项权利要求本身都代表本发明的独立实施方案。此外，尽管本文描述的一些实施方案包含其他实施方案中包含的一些特征，却未包含其中包含的其他特征，但本领域的技术人员应当理解，不同实施方案的特征的组合意在属于本发明的范围，而且意在形成不同的实施方案。