阅读说明：本技术 半导体存储器件、电力去耦电容器阵列及存储器系统 (semiconductor memory device, power decoupling capacitor array and memory system ) 是由 林周元 李镐哲 于 2019-04-03 设计创作，主要内容包括：公开了一种半导体存储器件、其电力去耦电容器阵列以及包括其的存储器系统。半导体存储器件包括存储器单元阵列、外围电路和多个电力去耦电容器阵列。存储器单元阵列包括多个存储器单元,并且多个存储器单元中的每一个包括单元电容器。多个电力去耦电容器阵列中的每一个包括m×n矩阵形式的m×n个电力去耦电容器子阵列。m×n个电力去耦电容器子阵列中的每一个包括多个电力去耦电容器,并且多个电力去耦电容器中的每一个具有与单元电容器相同的结构,并且多个电力去耦电容器并联连接。彼此不同的第一电压和第二电压被施加到电力去耦电容器子阵列中在第一方向上相邻布置的两个和电力去耦电容器子阵列中在第二方向上相邻布置的两个。(a semiconductor memory device, a power decoupling capacitor array thereof, and a memory system including the same are disclosed. The semiconductor memory device includes a memory cell array, a peripheral circuit, and a plurality of power decoupling capacitor arrays. The memory cell array includes a plurality of memory cells, and each of the plurality of memory cells includes a cell capacitor. Each of the plurality of power decoupling capacitor arrays includes m × n power decoupling capacitor sub-arrays in an m × n matrix form. Each of the m × n power decoupling capacitor sub-arrays includes a plurality of power decoupling capacitors, and each of the plurality of power decoupling capacitors has the same structure as the cell capacitor, and the plurality of power decoupling capacitors are connected in parallel. First and second voltages different from each other are applied to two of the power decoupling capacitor sub-arrays arranged adjacently in the first direction and two of the power decoupling capacitor sub-arrays arranged adjacently in the second direction.)

半导体存储器件、电力去耦电容器阵列及存储器系统

相关申请的交叉引用

本申请要求2018年6月11日向韩国知识产权局递交的韩国专利申请号10-2018-0066600的优先权，其公开内容通过引用全部合并于此。

技术领域

本发明构思总体上涉及半导体存储器件、其电力去耦电容器阵列以及包括其的存储器系统。

背景技术

半导体存储器件可以包括存储器单元阵列和***电路，***电路被配置为向存储器单元阵列输入数据和从存储器单元阵列输出数据。此外，半导体存储器件可以包括电力去耦电容器阵列，该电力去耦电容器阵列包括多个电力去耦电容器，用于去除可能在以不同电平供电的器件的不同区域之间出现的电力噪声。每个电力去耦电容器可以被配置为与包括在存储器单元阵列中的每个存储器单元的单元电容器相同。

发明内容

根据本发明构思的示例实施例，一种半导体存储器件、其电力去耦电容器阵列以及包括其的存储器系统可以去除或减小在器件的分别由彼此不同的第一电压和第二电压供电的元件或区域之间可能出现的电力噪声。

根据本发明构思的示例实施例，一种半导体存储器件可以包括：存储器单元阵列，包括多个存储器单元，所述多个存储器单元中的每一个包括单元电容器；***电路，被配置为将从外部源施加的数据输入到存储器单元阵列或者将数据从存储器单元阵列输出到外部源；以及多个电力去耦电容器阵列，被配置为减小在彼此不同的第一电压和第二电压之间出现的电力噪声，其中，所述多个电力去耦电容器阵列中的每一个包括m×n矩阵形式的m×n个电力去耦电容器子阵列，其中，所述m×n个电力去耦电容器子阵列中的每一个包括多个电力去耦电容器，其中，所述多个电力去耦电容器中的每一个具有与所述单元电容器相同的结构，并且所述多个电力去耦电容器并联连接，其中，所述第一电压和所述第二电压被施加到所述m×n个电力去耦电容器子阵列中在第一方向上相邻布置的两个电力去耦电容器子阵列以及所述m×n个电力去耦电容器子阵列中在第二方向上相邻布置的两个电力去耦电容器子阵列，并且其中，m和n是大于或等于2的相应整数值。

根据本发明构思的示例实施例，一种电力去耦电容器阵列包括：以m×n矩阵形式布置的m×n电力去耦电容器子阵列，其中，所述m×n个电力去耦电容器子阵列中的每一个包括多个电力去耦电容器，所述多个电力去耦电容器并联连接，并且第一电压和第二电压被施加到在第一方向上相邻布置的两个电力去耦电容器子阵列以及在第二方向上相邻布置的两个电力去耦电容器子阵列，其中，m和n是大于或等于2的相应整数值，并且其中，所述第一电压不同于所述第二电压。

根据本发明构思的示例实施例，一种存储器系统包括：存储器控制器；以及存储器，被配置为响应于来自所述存储器控制器的控制信号而输入和输出数据，其中，所述存储器包括至少一个半导体存储器件，并且其中，所述半导体存储器件包括：包括多个存储器单元的存储器单元阵列，所述多个存储器单元中的每一个包括单元电容器；***电路，被配置为将数据从所述存储器控制器输入到所述存储器单元阵列，或者将数据从所述存储器单元阵列输出到所述存储器控制器；以及多个电力去耦电容器阵列，被配置为减小彼此不同的第一电压和第二电压之间的电力噪声，其中，所述多个电力去耦电容器阵列中的每一个包括以m×n矩阵形式布置的m×n个电力去耦电容器子阵列，其中，所述m×n个电力去耦电容器子阵列中的每一个包括多个电力去耦电容器，其中，所述多个电力去耦电容器中的每一个具有与所述单元电容器基本相同的结构，并且所述多个电力去耦电容器并联连接，其中，所述第一电压和所述第二电压被施加到所述m×n个电力去耦电容器子阵列中在第一方向上相邻布置的两个电力去耦电容器子阵列以及所述m×n个电力去耦电容器子阵列中在第二方向上相邻布置的两个电力去耦电容器子阵列，并且其中，m和n是大于或等于2的相应整数值。

附图说明

通过参考附图详细描述本发明构思的示例实施例，本发明构思的上述和其他目的、特征和优点对于本领域普通技术人员将变得更加明显，在附图中：

图1是示出根据本发明构思的示例实施例的半导体存储器件的布置的图；

图2是示出根据本发明构思的示例实施例的存储器单元阵列组中包括的存储器单元的配置的图；

图3是示出根据本发明构思的示例实施例的电力去耦电容器阵列的布置的图；

图4是根据本发明构思的示例实施例的图3所示的电力去耦电容器阵列的等效电路；

图5是沿图3的电力去耦电容器阵列的线A-A′截取的截面图；

图6是示出根据本发明构思的示例实施例的电力去耦电容器阵列的布置的图；

图7是根据本发明构思的示例实施例的图6所示的电力去耦电容器阵列的等效电路；

图8是沿图6的电力去耦电容器阵列的线B-B’截取的截面图；

图9是示出根据本发明构思的示例实施例的电力去耦电容器阵列的布置的图；

图10是根据本发明构思的示例实施例的图9所示的电力去耦电容器阵列的等效电路；

图11是示出根据本发明构思的示例实施例的电力去耦电容器阵列的布置的图；

图12是根据本发明构思的示例实施例的图11所示的电力去耦电容器阵列的等效电路；

图13是沿图11的电力去耦电容器阵列的线C-C’截取的截面图；以及

图14是示出根据本发明构思的示例实施例的存储器系统的配置的框图。

具体实施方式

在下文中，根据本发明构思的实施例，将参考附图描述半导体存储器件、其电力去耦电容器阵列以及包括该半导体存储器件的存储器系统。

半导体存储器件可以包括电力去耦电容器阵列，该电力去耦电容器阵列包括多个电力去耦电容器，以消除由于器件的不同元件或区域由不同电压电平驱动而可能发生的电力噪声。当被并联连接以增加电力去耦电容器阵列的电容的电力去耦子电容器的数量增加时，存储器件的高频特性可能降低。本发明构思的一些实施例源于以下认识：电力去耦电容器子阵列可以以m×n矩阵形式单独形成，其中m和n是等于或大于2的相同整数或不同整数，使得施加了不同电压的电力去耦电容器子阵列之间的距离减小。也就是说，因为电力去耦电容器子阵列之间的电阻减小，所以可以改善高频特性。因此，可以增加有效电容，同时可以降低电力噪声的影响。

图1是示出根据本发明构思的示例实施例的半导体存储器件的布置的图。半导体存储器件100可以包括第一至第四存储器单元阵列区10-1至10-4以及***电路区12。***电路区12可以设置在第一存储器单元阵列区10-1和第二存储器单元阵列区10-2与第三存储器单元阵列区10-3和第四存储器单元阵列区10-4之间。存储器单元阵列和行解码器RD可以布置在第一至第四存储器单元阵列区10-1至10-4中的每一个中。存储器单元阵列可以包括存储器单元阵列组MB1和MB2。行解码器RD可以设置在存储器单元阵列组MB1和MB2之间。存储器单元阵列可以包括多个存储器单元(未示出)，并且多个存储器单元中的每一个可以包括单元电容器(未示出)。

电力去耦电容器区14-11和14-12、14-21和14-22、14-31和14-32以及14-41和14-42可以分别布置在存储器单元阵列区10-1至10-4的上方和下方。尽管未示出，但是电力去耦电容器区还可以布置到存储器单元阵列区10-1至10-4的左侧和右侧中的每一个。第一电力去耦电容器阵列DCG1可以在布置在每个存储器单元阵列组MB1和MB2下方和上方的电力去耦电容器区14-11和14-12、14-21和14-22、14-31和14-32以及14-41和14-42中布置，并且第二电力去耦电容器阵列DCG2可以在布置在每个行解码器RD上方和下方的电力去耦电容器区14-11和14-12、14-21和14-22、14-31和14-32或14-41和14-42中布置。

列解码器CD1和CD2以及多个功能块(未示出)可以布置在***电路区12中。列解码器CD1和CD2可以布置在电力去耦电容器区14-12和14-22下方。此外，列解码器CD1和CD2可以布置在电力去耦电容器区14-31和14-41上方。第三电力去耦电容器阵列DCG3可以布置在列解码器CD1和CD2之间。尽管未示出，但是多个电力去耦电容器阵列可以布置在***电路区12中的未布置多个功能块的区域中。***电路可以包括列解码器CD1和CD2以及多个功能块(未示出)，并且***电路可以被配置为将从外部源施加的数据输入到存储器单元阵列，并输出从存储器单元阵列输出到外部源的数据。

第一至第四存储器单元阵列10-1至10-4可以包括多个存储器单元(未示出)，并且多个存储器单元中的每一个可以包括一个晶体管(未示出)和一个单元电容器(未示出)。每个电力去耦电容器阵列可以包括多个电力去耦电容器(未示出)。多个电力去耦电容器(未示出)可以形成在与多个存储器单元相同的水平面处。此外，多个电力去耦电容器中的每一个可以具有与一个存储器单元的一个单元电容器基本相同的电容。

在第一方向(水平方向)上布置的第一阵列电力线组AP11和在垂直于第一方向的第二方向(竖直方向)上且在第一阵列电力线组AP11上方布置的第二阵列电力线组AP12可以在存储器单元阵列组MB1和MB2以及布置在存储器单元阵列组MB1和MB2上方和下方的电力去耦电容器区14-11和14-12、14-21和14-22、14-31和14-32或者14-41和14-42上方以网格(未示出)的形式布置。在第一方向上布置的第三阵列电力线组AP21和在第二方向上且在第三阵列电力线组AP21上方布置的第四阵列电力线组AP22可以在行解码器RD以及布置在行解码器RD上方和下方的电力去耦电容器区14-11和14-12、14-21和14-22、14-31和14-32或者14-41和14-42上方以网格(未示出)的形式布置。在第一方向上布置的第一***电力线组PP11和在第二方向上且在第一***电力线组PP11上方布置的第二***电力线组PP12可以在列解码器CD1和CD2以及电力去耦电容器阵列DCG3上方以网格(未示出)的形式布置。在第一方向上布置的第三***电力线组PP21和在第二方向上且在第三***电力线组PP21上方布置的第四***电力线组PP22可以在多个功能块(未示出)和多个电力去耦电容器(未示出)上方以网格(未示出)的形式布置。

第一至第四阵列电力线组AP11、AP12、AP21和AP22以及第一至第四***电力线组PP11、PP12、PP21和PP22中的每一个被示为一条线，但是可以包括多条电力线。包括在同一组中的多条电力线可以输送或承载相同的电压或者输送或承载彼此不同的电压。

第一阵列电力线组AP11和第二阵列电力线组AP12可以布置在彼此不同的层上。第三阵列电力线组AP21和第四阵列电力线组AP22可以布置在彼此不同的层中。类似地，第一***电力线组PP11和第二***电力线组PP12可以布置在彼此不同的层上。第三***电力线组PP21和第四***电力线组PP22可以布置在彼此不同的层上。第一阵列电力线组AP11、第三阵列电力线组AP21、第一***电力线组PP11和第三***电力线组PP21可以布置在相同层上，并且第二阵列电力线组AP12、第四阵列电力线组AP22、第二***电力线组PP12和第四***电力线组PP22可以布置在相同层上。尽管未示出，但是布置在彼此不同的层上的电力线组AP11和AP12、AP21和AP22、PP11和PP12或者PP21和PP22的用于输送或承载相同电压的电力线可以彼此连接。

在附图中，示出了电力线组布置在彼此不同的两个层上的示例，但是根据本发明构思的各种实施例，电力线组可以布置在三层或更多层上。

第一电力去耦电容器阵列DCG1可以连接在第一阵列电力线组AP11和第二阵列电力线组AP12之中用于输送或承载彼此不同的第一电压和第二电压的电力线之间，其中第一电压和第二电压用于第一至第四存储器单元阵列10-1至10-4的操作。第二电力去耦电容器阵列DCG2可以连接在第三阵列电力线组AP21和第四阵列电力线组AP22之中用于输送或承载彼此不同的第三电压和第四电压的电力线之间，其中第三电压和第四电压用于行解码器RD的操作。第三电力去耦电容器阵列DCG3可以连接在第一***电力线组PP11和第二***电力线组PP12之中用于输送或承载彼此不同的第五电压和第六电压的电力线之间，其中第五电压和第六电压用于列解码器CD1和CD2的操作。布置在***电路区12中的电力去耦电容器阵列(未示出)可以连接在第三***电力线组PP21和第四***电力线组PP22之中用于输送或承载彼此不同的第七电压和第八电压的电力线之间，其中第七电压和第八电压用于***电路的操作。

图2是示出根据本发明构思的示例实施例的存储器单元阵列组中包括的存储器单元的配置的图。每个存储器单元阵列组MB1和MB2可以包括连接在多条字线和多条位线之间的多个存储器单元。图2示出了多个存储器单元当中的一个存储器单元MC的配置。存储器单元MC可以包括N型金属氧化物半导体(NMOS)晶体管N和连接在字线wl和位线b1之间的单元电容器C。

参考图2，当高电压VPP施加到字线wl时，存储器单元MC的NMOS晶体管N可以导通，并且在位线b1的电荷和存储在单元电容器C中的电荷之间执行电荷共享操作。

多个电力去耦电容器中的每一个可以形成为在与单元电容器C基本相同的水平面处具有与单元电容器C基本相同的大小和结构。

图3是示出根据本发明构思的示例实施例的电力去耦电容器阵列的布置的图。图1中所示的电力去耦电容器阵列DCG1、DCG2或DCG3可以包括以2×2矩阵形式布置的电力去耦电容器子阵列DCSG11、DCSG12、DCSG21和DCSG22、分别布置在电力去耦电容器子阵列DCSG11、DCSG12、DCSG21和DCSG22下方的下节点DN11、DN12、DN21和DN22以及布置在电力去耦电容器子阵列DCSG11、DCSG12、DCSG21和DCSG22上方的上节点UN。此外，电力去耦电容器子阵列DCSG11、DCSG12、DCSG21或DCSG22可以包括布置在下节点DN11、DN12、DN21或DN22中不与上节点UN重叠的区域中的接触插头组CPG11、CPG12、CPG21或CPG22。

每个电力去耦电容器子阵列DCSG11、DCSG12、DCSG21和DCSG22可以包括多个电力去耦电容器DC，每个电力去耦电容器DC的一端可以连接到下节点DN11、DN12、DN21或DN22，并且每个电力去耦电容器DC的另一端可以共同连接到上节点UN。多个电力去耦电容器DC可以以矩阵形式布置。可以使用与存储器单元MC的单元电容器C相同的制造方法来形成多个电力去耦电容器DC中的每一个。多个电力去耦电容器DC中的每一个可以形成为在与存储器单元MC的单元电容器C相同的水平面处具有与单元电容器C相同的大小和结构。因此，多个电力去耦电容器DC中的每一个可以具有与存储器单元MC的单元电容器C基本相同的电容。接触插头组CPG11和CPG12、CPG11和CPG21、CPG12和CPG22以及CPG21和CPG22可以连接到用于输送彼此不同的第一电压和第二电压的电力线，并且接触插头组CPG11和CPG22以及CPG12和CPG21可以连接到用于输送或承载相同的第一电压的电力线或用于输送相同的第二电压的电力线。

参考图3，彼此不同的第一电压和第二电压可以施加到与在第一方向和第二方向上相邻的下节点DN11和DN12、DN11和DN21、DN12和DN22以及DN21和DN22连接的电力去耦电容器子阵列DCSG11和DCSG12、DCSG11和DCSG21、DCSG12和DCSG22以及DCSG21和DCSG22，并且相同的第一电压或相同的第二电压可以施加到与在第三方向(对角线方向)上相邻的下节点DN11和DN22以及DN12和DN21连接的电力去耦电容器子阵列DCSG11和DCSG22以及DCSG12和DCSG21。

图4是图3所示的电力去耦电容器阵列的等效电路。

参考图4的(a)，电力去耦电容器子阵列DCSG11可以包括并联连接在上节点UN和下节点DN11之间的多个电力去耦电容器DC。

尽管未示出，但是电力去耦电容器子阵列DCSG12、DCSG21和DCSG22中的每一个可以包括分别在上节点UN和下节点DN12、DN21和DN22中的每一个之间并联连接的多个电力去耦电容器DC。电力去耦电容器DC可以具有与单元电容器C基本相同的电容。

例如，当每个电力去耦电容器子阵列DCSG11、DCSG12、DCSG21和DCSG22包括i个电力去耦电容器DC时，i个电力去耦电容器并联连接，并且当每个电力去耦电容器DC的电容为Cp时，每个电力去耦电容器子阵列DCSG11、DCSG12、DCSG21和DCSG22的电容可以是i×Cp。

参考图4的(b)，接触插头组CPG11、CPG12、CPG21和CPG22可以分别连接到下节点DN11、DN12、DN21和DN22。电力去耦电容器子阵列DCSG11、DCSG12、DCSG21或DCSG22可以连接在上节点UN与下节点DN11、DN12、DN21和DN22中的每一个之间。

图5是沿图3的电力去耦电容器阵列的线A-A′截取的截面图。

在图5中，MCA示出了第一至第四存储器单元阵列区10-1至10-4当中的一个，并且DCA示出了电力去耦电容器区14-11、14-12、14-21、14-22、14-31、14-32、14-41和14-42当中的一个。

参考图5，存储器单元MC的单元电容器C可以包括存储电极Se1、单元介电膜SI和板电极Se2。多个电力去耦电容器DC可以形成在上节点UN与下节点DN11和DN12中的每一个之间。多个电力去耦电容器DC中的每一个可以包括第一电极e1、介电膜I和第二电极e2。

存储电极Se1和第一电极e1中的每一个可以形成为具有阱结构。每个第一电极e1可以电连接到下节点DN11或DN12。单元介电膜SI和介电膜I中的每一个可以形成为具有阱结构。单元介电膜SI可以全部或部分地覆盖存储电极Se1的内壁，并且每个介电膜I可以全部或部分地覆盖第一电极e1的内壁。板电极Se2可以全部或部分地覆盖介电膜SI，并且每个第二电极e2可以全部或部分地覆盖介电膜I。接触插头CP可以形成在下节点DN11和下节点DN12中的每一个的外侧中。

虽然未示出，但是连接到下节点DN11的接触插头CP可以连接到用于输送第一电压的电力线，并且连接到下节点DN12的接触插头CP可以连接到用于输送第二电压的电力线。

如图5所示，多个电力去耦电容器DC中的每一个可以形成为在与存储器单元MC的单元电容器C相同的水平面处具有与单元电容器C相同的大小和相同的结构。此外，可以使用与存储器单元MC的单元电容器C相同的制造方法来形成多个电力去耦电容器DC中的每一个。

图6是示出根据本发明构思的示例实施例的电力去耦电容器阵列的布置的图。电力去耦电容器阵列DCG1、DCG2或DCG3可以包括：以2×3矩阵形式布置的电力去耦电容器子阵列DCSG11至DCSG13和DCSG21至DCSG23；下节点DN11至DN13和DN21至DN23，布置在电力去耦电容器子阵列DCSG11至DCSG13和DCSG21至DCSG23中的每一个下方；以及上节点UN，布置在电力去耦电容器子阵列DCSG11至DCSG13和DCSG21至DCSG23上方。

参考图6，电力去耦电容器子阵列DCSG11至DCSG13和DCSG21至DCSG23中的每一个可以包括多个电力去耦电容器DC，多个电力去耦电容器DC的第一端可以连接到下节点DN11、DN12、DN13、DN21、DN22或DN23，并且多个电力去耦电容器DC的第二端可以共同连接到上节点UN。多个电力去耦电容器DC可以以矩阵形式布置。多个电力去耦电容器DC中的每一个可以形成为在与存储器单元MC的单元电容器C相同的水平面处具有与单元电容器C相同的大小和相同的结构。因此，多个电力去耦电容器DC中的每一个可以具有与存储器单元MC的单元电容器C基本相同的电容。多个接触插头组CPG11、CPG12、CPG13、CPG21、CPG22或CPG23可以形成在下节点DN11至DN13和DN21至DN23中的每一个中不与上节点UN重叠的区域中。

在第一方向或第二方向上相邻的接触插头组CPG11和CPG12、CPG12和CPG13、CPG21和CPG22、CPG22和CPG23、CPG11和CPG21、CPG12和CPG22或者CPG13和CPG23可以连接到用于输送或承载彼此不同的第一电压和第二电压的电力线。因此，彼此不同的第一电压和第二电压可以施加到与在第一方向或第二方向上相邻的下节点DN11和DN12、DN12和DN13、DN21和DN22、DN22和DN23、DN11和DN21、DN12和DN22或者DN13和DN23连接的电力去耦电容器子阵列DCSG11和DCSG12、DCSG12和DCSG13、DCSG21和DCSG22、DCSG22和DCSG23、DCSG11和DCSG21、DCSG12和DCSG22或者DCSG13和DCSG23。在第三方向上相邻的接触插头组CPG11和CPG22、CPG12和CPG21、CPG13和CPG22或者CPG12和CPG23可以连接到用于输送或承载相同的第一电压或相同的第二电压的电力线。因此，相同的第一电压或相同的第二电压可以施加到与在第三方向上相邻的下节点DN11和DN22、DN12和DN21、DN13和DN22或者DN12和DN23连接的电力去耦电容器子阵列DCSG11和DCSG22、DCSG12和DCSG21、......、DCSG1(n-1)和DCSG2n或者DCSG1n和DCSG2(n-1)。

图7是图6所示的电力去耦电容器阵列的等效电路。

参考图4的(a)，电力去耦电容器子阵列DCSG11至DCSG13和DCSG21至DCSG23中的每一个可以包括并联连接在上节点UN与下节点DN11至DN13和DN21至DN23中的每一个之间的多个电力去耦电容器DC。电力去耦电容器DC可以具有与单元电容器C基本相同的电容。

参考图7，接触插头组CPG11至CPG13和CPG21至CPG23可以分别连接到下节点DN11至DN13和DN21至DN23。电力去耦电容器子阵列DCSG11至DCSG13和DCSG21至DCSG23中的每一个可以连接在上节点UN与下节点DN11至DN13和DN21至DN23中的每一个之间。

图8是沿图6中所示的电力去耦电容器阵列的线B-B′截取的截面图。

参考图8，由于以上已经参考图5描述了MCA和DCA，将省略其描述。

参考图8，因为上面已经参考图5描述了存储器单元MC的单元电容器C和多个电力去耦电容器DC中的每一个，将省略其描述。

如图8所示，多个电力去耦电容器DC中的每一个可以形成为在与存储器单元MC的单元电容器C相同的水平面处具有与单元电容器C相同的大小和相同的结构。此外，可以使用与存储器单元MC的单元电容器C相同的制造方法来形成多个电力去耦电容器DC中的每一个。

图9是示出根据本发明构思的示例实施例的电力去耦电容器阵列的布置的图。图1中所示的电力去耦电容器阵列DCG1、DCG2或DCG3可以包括：以2×n矩阵形式布置的电力去耦电容器子阵列DCSG11至DCSG1n和DCSG21至DCSG2n；下节点DN11至DN1n和DN21至DN2n，分别布置在电力去耦电容器子阵列DCSG11至DCSGln和DCSG21至DCSG2n下方；以及上节点UN，布置在电力去耦电容器子阵列DCSG11至DCSG1n和DCSG21至DCSG2n上方。此外，电力去耦电容器子阵列DCSG11、DCSG12、......、DCSG1(n-1)、DCSG1n、DCSG21、DCSG22、......、DCSG2(n-1)或DCSG2n可以包括接触插头组CPG11、CPG12、......、CPG1(n-1)、CPG1n、CPG21、CPG22、......、CPG2(n-1)或CPG2n，其中上述接触插头组布置在下节点DN11、DN12、......、DN1(n-1)、DN1n、DN21、DN22、......、DN2(n-1)或DN2n中不与上节点UN重叠的区域中。

因为上面已经参考图3或图6描述了图9中所示的电力去耦电容器子阵列DCSG11至DCSGln和DCSG21至DCSG2n，将省略其描述。

在第一方向或第二方向上相邻的接触插头组CPG11和CPG12、CPG12和CPG13(未示出)、......、CPG1(n-1)和CPG1n可以连接到用于输送或承载彼此不同的第一电压和第二电压的电力线。因此，彼此不同的第一电压和第二电压可以施加到与在第一方向或第二方向上相邻的下节点DN11和DN12、DN12和DN13(未示出)、......、DN1(n-1)和DN1n、DN21和DN22、DN22和DN23(未示出)、......、DN2(n-1)和DN2n、DN11和DN21、DN12和DN22、......、DN1(n-1)和DN2(n-1)或者DN1n和DN2n连接的电力去耦电容器子阵列DCSG11和DCSG12、DCSG12和DCSG13(未示出)、......、DCSG1(n-1)和DCSG1n、DCSG21和DCSG22、......、DCSG1(n-1)和DCSG2(n-1)或者DCSG1n和DCSG2n。在第三方向上相邻的接触插头组CPG11和CPG22、CPG12和CPG21、......、CPG1(n-1)和CPG2n或者CPG1n和CPG2(n-1)可以连接到用于输送或承载相同的第一电压的电力线或用于输送相同的第二电压的电力线。因此，相同的第一电压或相同的第二电压可以施加到与在第三方向上相邻的下节点DN11和DN22、DN12和DN21、......、DN1(n-1)和DN2n或者DN1n和DN2(n-1)连接的电力去耦电容器子阵列DCSG11和DCSG22、DCSG12和DCSG21、......、DCSG1(n-1)和DCSG2n或者DCSG1n和DCSG2(n-1)。

图10是图9所示的电力去耦电容器阵列的等效电路。

参考图10，接触插头组CPG11至CPG1n和CPG21至CPG2n可以分别连接到下节点DN11至DN1n和DN21至DN2n。电力去耦电容器子阵列DCSG11至DCSG1n和DCSG21至DCSG2n中的每一个可以连接在上节点UN与下节点DN11至DN1n和DN21至DN2n中的每一个之间。

尽管未示出，但是图9中所示的电力去耦电容器阵列的截面图可以参考图5或8中所示的截面图来理解。

图11是示出根据本发明构思的示例实施例的电力去耦电容器阵列的布置的图。图11中所示的电力去耦电容器阵列可以具有与图6中所示的电力去耦电容器阵列相同的布置，除了图6中所示的电力去耦电容器阵列的电力去耦电容器子阵列DCSG12和DCSG22由电力去耦电容器子阵列DCSG12′和DCSG22′代替，下节点DN12和DN22由下节点DN12′和DN22′代替，并且接触插头组CPG12和CPG22由接触插头组CPG12’和CPG22’代替。下节点DN12′和DN22′中的每一个可以具有比下节点DN11、DN13、DN21和DN23中的每一个更大的大小，并且电力去耦电容器子阵列DCSG12′和DCSG22’中的每一个可以具有比电力去耦电容器子阵列DCSG11、DCSG13、DCSG21和DCSG23中的每一个更大的大小，并且接触插头组CPG12′和CPG22′可以具有比接触插头组CPG11、CPG13、CPG21和CPG23更大的大小。也就是说，下节点DN12′和DN22′中的每一个可以在第一方向上大于下节点DN11、DN13、DN21和DN23中的每一个。此外，布置在上节点UN与下节点DN12′和DN22’中的每一个之间的多个电力去耦电容器DC的数量可以大于布置在上节点UN与下节点DN11、DN13、DN21和DN23中的每一个之间的多个电力去耦电容器DC的数量。因此，布置在上节点UN与下节点DN12′和DN22’中的每一个之间的电力去耦电容器阵列的电容可以大于布置在上节点UN与下节点DN11、DN13、DN21和DN23中的每一个之间的电力去耦电容器阵列的电容。

图12是图11所示的电力去耦电容器阵列的等效电路。

参考图4的(a)，电力去耦电容器子阵列DCSG11、DCSG12′、DCSG13、DCSG21、DCSG22′或DCSG23可以包括并联连接在上节点UN与下节点DN11、DN12′、DN13、DN21、DN22′和DN23中的每一个之间的多个电力去耦电容器DC。电力去耦电容器DC可以具有与单元电容器C相同的电容。

参考图12，接触插头组CPG11、CPG12′、CPG13、CPG21、CPG22′和CPG23可以分别连接到下节点DN11、DN12′、DN13、DN21、DN22′和DN23。

例如，当电力去耦电容器子阵列DCSG11、DCSG13、DCSG21和DCSG23中的每一个包括i个电力去耦电容器DC时，电力去耦电容器子阵列DCSG12′和DCSG22’中的每一个包括2i个电力去耦电容器DC，并且当电力去耦电容器DC中的每一个的电容为Cp时，电力去耦电容器子阵列DCSG11、DCSG13、DCSG21和DCSG23中的每一个的电容可以是i×Cp，电力去耦电容器子阵列DCSG12’和DCSG22’中的每一个的电容可以是2i×Cp。

图13是沿图11所示的电力去耦电容器阵列的线C-C’截取的截面图。

因为图13可以参考上述图5或6来理解，将省略其描述。

即使当上述图3至5中所示的电力去耦电容器阵列、上述图6至图8中所示的电力去耦电容器阵列、图9和10中所示的电力去耦电容器阵列以及上述图11至13中所示的电力去耦电容器阵列中的每一个增加了电力去耦电容器的数量(其中电力去耦电容器并联连接并形成大尺寸的电容器，并且导致有效电容增加)，因为电力去耦电容器子阵列分别形成为m×n矩阵形式(m和n是等于或大于2的相同整数或不同整数)，所以被施加不同电压的电力去耦电容器子阵列之间的距离也得以减小。也就是说，因为电力去耦电容器子阵列之间的电阻减小并且高频特性可以得以改善，所以可以增加有效电容并且可以有效地降低电力噪声。

尽管未示出，但是在图11中，可以通过不包括电力去耦电容器子阵列DCSG21、DCSG22′和DCSG23来配置电力去耦电容器阵列。

虽然未示出，但是下节点可以布置在上节点所在的层中，并且上节点可以布置在下节点所在的层中。

上述单元电容器C实施例可以使用与通常已知的单元电容器C相同或相似的制造方法来制造。

图14是示出根据本发明构思的示例实施例的存储器系统的配置的框图。存储器系统1000可以包括存储器控制器110和存储器120。存储器控制器110可以被包括在中央处理单元(CPU)(未示出)中。存储器120可以是上面参考图1至13描述的半导体存储器件，或者是安装有多个半导体存储器件的存储器模块。

图14中所示的存储器系统1000可以响应于存储器控制器110的控制而输入和输出数据DATA。例如，存储器控制器110可以将命令和地址CA施加于存储器120，并且将数据DATA输入到存储器120和从存储器120输出数据DATA。存储器120可以响应于从存储器控制器110施加的命令和地址CA中包括的命令，将从存储器控制器110施加的数据DATA存储在与命令和地址CA中包括的地址相对应的存储器单元中，或者将存储在存储器单元中的数据输出到存储器控制器110。

即使当图14中所示的存储器120以高速操作时，包括在存储器120中的电力去耦电容器阵列的高频特性也可以改善其操作，并且可以有效地降低电力噪声。

根据本发明构思的示例实施例，可以改善包括电力去耦电容器的电力去耦电容器阵列的高频特性，并且可以有效地降低半导体存储器件的电力噪声。

根据本发明构思的示例实施例，由于可以有效地降低电力噪声，因此可以改善半导体存储器件和存储器系统的可靠性。

虽然已经参考附图描述了本发明构思的示例实施例，但是本领域技术人员应该理解，在不脱离本发明构思的范围且不改变基本特征的情况下，可以进行各种修改。因此，上述实施例应该视为仅是描述性的而不是为了限制的目的。