阅读说明：本技术 半导体结构及其形成方法 (Semiconductor structure and forming method thereof ) 是由 周飞 于 2018-06-07 设计创作，主要内容包括：一种半导体结构及其形成方法,其中形成方法包括：提供基底,基底表面具有鳍部结构,鳍部结构沿鳍部结构高度方向上包括掺杂区,掺杂区鳍部结构包括多层堆叠的鳍部单元,鳍部单元包括第一鳍部和位于第一鳍部顶部的第二鳍部,第一鳍部和第二鳍部的材料不同,横跨鳍部结构的伪栅结构；在伪栅结构两侧的掺杂区鳍部结构内形成源漏开口；去除所述源漏开口侧壁的部分第一鳍部,在相邻第二鳍部之间形成第一开口；在第一开口内形成掺杂层,掺杂层内具有掺杂离子；进行退火处理,使掺杂离子进入第二鳍部内。所述方法形成的半导体器件性能较好。(A semiconductor structure and a forming method thereof are provided, wherein the forming method comprises the following steps: providing a substrate, wherein the surface of the substrate is provided with a fin part structure, the fin part structure comprises a doped region along the height direction of the fin part structure, the fin part structure in the doped region comprises a plurality of layers of stacked fin part units, each fin part unit comprises a first fin part and a second fin part positioned at the top of the first fin part, the first fin part and the second fin part are made of different materials and cross a pseudo-gate structure of the fin part structure; forming source and drain openings in the doping region fin part structures on two sides of the pseudo gate structure; removing part of the first fin parts on the side walls of the source drain openings, and forming first openings between adjacent second fin parts; forming a doping layer in the first opening, wherein doping ions are arranged in the doping layer; and annealing to make the doped ions enter the second fin portion. The semiconductor device formed by the method has better performance.)

半导体结构及其形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。

为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。

然而，现有技术形成的半导体器件的性能较差。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高半导体结构的性能。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底表面具有鳍部结构，所述鳍部结构沿鳍部结构高度方向上包括掺杂区，所述掺杂区鳍部结构包括多层堆叠的鳍部单元，所述鳍部单元包括第一鳍部和位于第一鳍部顶部的第二鳍部，所述第一鳍部和第二鳍部的材料不同，横跨鳍部结构的伪栅结构；在所述伪栅结构两侧的掺杂区鳍部结构内形成源漏开口；去除所述源漏开口侧壁的部分第一鳍部，在相邻第二鳍部之间形成第一开口；在所述第一开口内形成掺杂层，所述掺杂层内具有掺杂离子；进行退火处理，使掺杂离子进入第二鳍部内。

可选的，所述掺杂层的材料包括硅；所述掺杂离子的掺杂浓度为1.0E20原子数/立方厘米～5.0E22原子数/立方厘米。

可选的，当所形成的器件为NMOS晶体管时，所述掺杂离子为N型离子；当所形成的器件为PMOS晶体管时，所述掺杂离子为P型离子。

可选的，所述退火工艺包括：尖峰退火工艺；所述尖峰退火工艺的参数包括：退火温度为900摄氏度～1050摄氏度。

可选的，所述第一鳍部的材料包括硅锗或者碳化硅；所述第二鳍部的材料包括硅、Ⅲ-Ⅴ族元素、InGaAS或者锗。

可选的，所述第一开口的形成工艺包括湿法刻蚀工艺；当所述第一鳍部的材料为硅锗，所述第二鳍部的材料为硅时，所述湿法刻蚀工艺的参数包括：刻蚀剂为包括稀盐酸，所述刻蚀剂的体积浓度为20％～90％，温度为25摄氏度～300摄氏度。

可选的，所述伪栅结构的侧壁具有侧墙结构。

可选的，沿鳍部结构的延伸方向上，所述第一开口的尺寸小于或者等于侧墙结构的尺寸；沿鳍部结构的延伸方向上，所述第一开口的尺寸为：1纳米～2纳米。

可选的，所述退火工艺之后，所述形成方法还包括：去除所述掺杂层；去除所述掺杂层之后，去除第一开口暴露出的部分第一鳍部，在相邻第二鳍部之间形成第二开口，沿鳍部结构的延伸方向上，所述第二开口的尺寸小于或者等于侧墙结构的尺寸；在所述第二开口内形成绝缘层，所述绝缘层的侧壁与伪栅结构的侧壁齐平；形成所述绝缘层之后，在所述源漏开口内形成源漏掺杂区；在所述基底和源漏掺杂区的表面、以及伪栅结构的侧壁形成介质层，所述介质层暴露出伪栅结构的顶部表面；去除所述伪栅结构，在所述介质层内形成伪栅开口；形成伪栅开口之后，去除第一鳍部，使第二鳍部悬空；去除第一鳍部之后，形成环绕第二鳍部的栅极结构。

可选的，所述绝缘层的材料包括氮化硅或者氮氧化硅。

可选的，沿鳍部结构的延伸方向上，所述绝缘层的尺寸为：2纳米～5纳米。

可选的，所述鳍部结构沿鳍部结构高度方向上还包括位于掺杂区底部的隔离区；所述形成方法还包括：在所述基底表面形成隔离结构，所述隔离结构顶部低于鳍部结构的顶部，且覆盖全部或者部分隔离区鳍部结构的侧壁。

本发明还提供一种半导体结构，包括：基底；位于所述基底上的伪栅结构；位于所述基底表面的鳍部结构，且所述伪栅结构横跨鳍部结构，所述鳍部结构沿鳍部结构高度方向上包括掺杂区，所述掺杂区鳍部结构包括多层堆叠的鳍部单元，所述鳍部单元包括第一鳍部和位于第一鳍部顶部的第二鳍部，所述第一鳍部和第二鳍部的材料不同，且第一鳍部侧壁相对于第二鳍部侧壁向伪栅结构凹陷，相邻第二鳍部之间具有第一开口；位于所述伪栅结构两侧的掺杂区鳍部结构内的源漏开口；位于所述第一开口内的掺杂层，所述掺杂层内具有掺杂离子。

可选的，当所形成的器件为NMOS晶体管时，所述掺杂离子为N型离子。

可选的，当所形成的器件为PMOS晶体管时，所述掺杂离子为P型离子。

可选的，所述掺杂层的材料包括硅；所述掺杂离子的掺杂浓度为1.0E20原子数/立方厘米～5.0E22原子数/立方厘米。

可选的，所述伪栅结构的侧壁具有侧墙结构；沿鳍部结构的延伸方向上，所述第一开口的尺寸小于或者等于侧墙结构的尺寸；沿鳍部结构的延伸方向上，第一开口的尺寸为：1纳米～2纳米。

可选的，所述鳍部结构沿鳍部结构高度方向上还包括位于掺杂区底部的隔离区；所述半导体结构还包括位于基底表面的隔离结构，所述隔离结构的顶部低于鳍部结构的顶部，且覆盖全部或者部分隔离区鳍部结构的侧壁。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体结构的形成方法中，形成所述源漏开口之后，去除所述源漏开口侧壁部分第一鳍部，形成第一开口。所述第一开口暴露出部分第二鳍部，且所述第一开口用于后续容纳掺杂层，所述掺杂层内具有掺杂离子，后续通过退火处理工艺使掺杂离子进入第二鳍部内以形成轻掺杂区。所述退火处理对第二鳍部的损失较小，有利于提高半导体器件的性能。

进一步，形成轻掺杂区之后，在第一开口底部形成第二开口，一方面能够避免掺杂离子距离沟道区过近，防止掺杂离子扩散至沟道区内发生串通；另一方面，所述第一开口和第二开口用于后续容纳绝缘层，使得绝缘层沿第二鳍部延伸方向上的尺寸较大，则后续源漏掺杂区到沟道之间的距离较远，有利于降低寄生电容，提高半导体器件的性能。

附图说明

图1是一种半导体结构的结构示意图；

图2至图12是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。

具体实施方式

正如背景技术所述，半导体器件的性能较差。

图1是一种半导体结构的结构示意图。

请参考图1，提供基底100，所述基底100表面具有栅极结构101；在所述栅极结构101两侧的基底100内形成轻掺杂区102。

上述方法中，所述轻掺杂区102的形成工艺包括离子注入工艺，所述离子注入工艺包括注入离子。具体的，所述离子注入工艺的方法包括：注入离子在一定注入能量的作用下进入基底100。然而，由于注入能量的存在，使得注入离子对基底100造成的损失较大，不利于提高半导体器件的性能。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：形成源漏开口之后，去除所述源漏开口侧壁部分第一鳍部，在相邻第二鳍部之间形成第一开口；在所述第一开口内形成掺杂层，所述掺杂层内具有掺杂离子；进行退火处理，使掺杂离子进入第二鳍部，形成轻掺杂区。所述方法形成的器件性能较好。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图12是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。

请参考图2，提供初始基底200；在所述初始基底200表面形成多层堆叠的鳍部材料单元(图中未标出)，所述鳍部材料单元包括第一鳍部材料层201以及位于第一鳍部材料层201顶部的第二鳍部材料层202，所述第二鳍部材料层202与第一鳍部材料层201的材料不同。

在本实施例中，所述初始基底200的材料为硅。硅的成本较低，有利于降低半导体器件的制造成本。

在其他实施例中，所述初始基底的材料包括锗或者硅锗。

部分初始基底200用于后续形成基底，部分初始基底200与第一鳍部材料层201和第二鳍部材料层202用于后续形成鳍部结构。其中，第一鳍部材料层201用于形成鳍部结构中的第一鳍部，所述第二鳍部材料层202用于形成鳍部结构中的第二鳍部。

所述第一鳍部材料层201与第二鳍部材料层202交替堆叠的意义在于：由于第一鳍部材料层201和第二鳍部材料层202的材料不同，所述第一鳍部材料层201用于后续形成第一鳍部，所述第二鳍部材料层202用于后续形成第二鳍部，则后续去除第一鳍部，有利于形成悬空的第二鳍部，进而有利于形成环绕第二鳍部的栅极结构。

所述第一鳍部材料层201和第二鳍部材料层202的材料不同，则第一鳍部材料层201和第二鳍部材料层202具有不同的刻蚀选择比，则后续去除部分第一鳍部时，对第二鳍部的损伤较少。

在本实施例中，所述初始基底200和第二鳍部材料层202的材料为硅，所述第一鳍部材料层202的材料为硅锗。

在其他实施例中，所述第一鳍部材料层的材料包括：碳化硅，所述第二鳍部材料层的材料包括：Ⅲ-Ⅴ族元素、InGaAS或者锗。

请参考图3和图4，图4是图3沿C-C1线的剖面示意图，图3是图4沿D-D1线的剖面示意图，图形化所述初始基底200、第一鳍部材料层201和第二鳍部材料层202，形成基底203和位于基底203表面的鳍部结构(图中未标出)，所述鳍部结构沿鳍部结构高度方向上包括掺杂区B。

需要说明的是，图3与图2的剖面方向一致。

所述基底203和鳍部结构的形成方法包括：在多层堆叠的鳍部材料单元顶部形成第一掩膜层(图中未示出)，所述第一掩膜层暴露出部分多层堆叠的鳍部材料单元的顶部表面；以所述第一掩膜层为掩膜，刻蚀所述鳍部材料单元和部分基底200，形成基底203和位于基底203表面的鳍部结构。

所述第一掩膜层的材料包括氮化硅或者氮化钛。所述第一掩膜层用于形成基底203和鳍部结构的掩膜。

以所述第一掩膜层为掩膜，刻蚀所述鳍部材料单元和部分基底200的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述鳍部结构包括鳍部单元(图中未标出)，所述鳍部单元包括由第一鳍部材料层201形成的第一鳍部204、以及由第二鳍部材料层202形成的第二鳍部205，因此，所述第一鳍部204与第二鳍部205的材料不同，则后续去除第一鳍部204的过程中，对第二鳍部205的损伤较小，有利于提高半导体器件的性能。

所述鳍部结构沿鳍部结构高度方向上还包括位于掺杂区B底部的隔离区A。所述形成方法还包括：在基底203表面形成隔离结构206，所述隔离结构206顶部低于鳍部结构顶部，且所述隔离结构206覆盖全部或者部分隔离区A鳍部结构的侧壁。

所述隔离结构206的形成方法包括：在所述基底203表面、以及鳍部结构的侧壁和顶部表面形成隔离结构膜；去除部分隔离结构膜，形成所述隔离结构206。

所述隔离结构膜的材料包括氧化硅或者氮氧化硅，所述隔离结构膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。

去除部分隔离结构膜的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。

所述隔离结构206用于实现半导体器件之间的电隔离。

请参考图5，形成横跨鳍部结构的伪栅结构。

所述伪栅结构包括覆盖掺杂区B的伪栅介质层209和位于伪栅介质层209表面的伪栅极层207、以及位于伪栅介质层209和伪栅极层207侧壁的侧墙结构208。

所述伪栅介质层209的材料包括氧化硅，所述伪栅极层207的材料包括硅。

所述侧墙结构208包括位于伪栅介质层209和伪栅极层207侧壁的第一侧墙(图中未示出)以及位于第一侧墙侧壁的第二侧墙(图中未示出)。所述第一侧墙的材料包括氮化硅或者氮氧化硅，所述第二侧墙的材料包括氮化硅或者氮氧化硅。

所述侧墙结构208用于定义后续源漏开口的位置。

所述伪栅结构顶部具有第二掩膜层(图中未标出)，所述第二掩膜层的材料包括氮化硅或者氮化钛。所述第二掩膜层作为形成伪栅极层207和伪栅介质层209的掩膜。

请参考图6，以所述栅极结构207和侧墙结构208为掩膜，在所述栅极结构和侧墙结构208两侧的掺杂区B鳍部结构内形成源漏开口210。

所述源漏开口210的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

由于所述源漏开口210位于掺杂区B，因此，所述源漏开口210侧壁暴露出第一鳍部204和第二鳍部205，有利于后续去除部分第一鳍部204，在相邻第二鳍部205之间形成第一开口。

所述源漏开口210用于后续容纳源漏掺杂区。

请参考图7，去除所述源漏开口210侧壁部分第一鳍部204，在相邻第二鳍部205之间形成第一开口211。

去除所述源漏开口210侧壁部分第一鳍部204的工艺包括湿法刻蚀工艺。

在本实施例中，所述湿法刻蚀工艺的参数包括：刻蚀剂包括包括稀盐酸，所述刻蚀剂的体积浓度为20％～90％，温度为25摄氏度～300摄氏度。

由于第一鳍部204和第二鳍部205的材料不同，因此，所述刻蚀剂对第一鳍部204和第二鳍部205具有不同的刻蚀选择比，且所述刻蚀剂对第一鳍部204的去除速率远远大于对第二鳍部205的去除速率，则形成第一开口211之后，对第二鳍部205的损伤较少。

所述第一开口211沿鳍部结构延伸方向上的尺寸为：1纳米～2纳米，选择所述第一开口211沿鳍部结构延伸方向上尺寸的意义在于：若所述第一开口211沿鳍部结构延伸方向上的尺寸小于1纳米，使得后续掺杂离子难以掺杂至待形成轻掺杂区的位置，不利于提高半导体器件的性能；若所述第一开口211沿鳍部结构延伸方向上的尺寸大于2纳米，使得后续掺杂离子距离沟道区过近，则掺杂离子易扩散至沟道区内，易发生短沟道效应，不利于提高半导体器件的性能。

沿鳍部结构延伸方向上，第一开口211的尺寸小于或者等于侧墙结构208的尺寸，有利于后续将掺杂离子掺入待掺杂的位置。

所述第一开口211用于后续容纳掺杂层。

请参考图8，在所述第一开口211(见图7)内形成掺杂层212，所述掺杂层212充满第一开口211，所述掺杂层212内具有掺杂离子；进行退火处理，使掺杂离子扩散至第二鳍部205内，形成轻掺杂区(图中未示出)。

在本实施例中，所述掺杂层212还覆盖第二鳍部205侧壁、源漏开口210的侧壁和底部表面、以及伪栅结构的侧壁和顶部表面。

在其他实施例中，所述掺杂层仅位于第一开口内。

所述掺杂层212的材料包括硅，掺杂离子的掺杂浓度为1.0E20原子数/立方厘米～5.0E22原子数/立方厘米。

所述掺杂离子的类型与晶体管的类型相关。在本实施例中，晶体管为NMOS晶体管，因此，所述掺杂离子为N型离子，如：磷离子或者砷离子。

在其他实施例中，晶体管为PMOS晶体管，因此，所述掺杂离子为P型离子，如：硼离子。

所述掺杂离子在掺杂层212内为物理掺杂，则后续通过退火工艺，掺杂离子就能够从掺杂层212内扩散出来，进入第二鳍部205，以形成轻掺杂区。

所述退火处理的工艺包括：尖峰退火工艺。

在本实施例中，所述尖峰退火工艺的参数包括：退火温度为900摄氏度～1050摄氏度。

选择所述退火温度的意义在于：若所述退火温度小于900摄氏度，使得掺杂离子扩散至待形成轻掺杂区内的速率较慢，则使得退火时间较长，不利于提高工艺效率；若所述退火温度大于1050摄氏度，则掺杂离子扩散过快，不利于对掺杂离子的控制。

在退火处理过程中，无高能量离子，因此，采用退火处理使掺杂离子进入第二鳍部205，能够有效地避免采用离子注入工艺对鳍部结构造成的损伤，有利于提高半导体器件的性能。

请参考图9，形成所述轻掺杂区之后，去除所述掺杂层212。

去除所述掺杂层211的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

去除所述掺杂层212，暴露出第一开口211的侧壁和底部表面，有利于后续形成第二开口。

请参考图10，去除所述掺杂层212之后，去除第一开口211(见图9)暴露出的部分第一鳍部204，在相邻第二鳍部205之间形成第二开口250。

在其他实施例中，去除所述掺杂层之后，不去除部分第一开口暴露出的第一鳍部。

去除第一开口211暴露出的部分第一鳍部204的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。

去除第一开口211暴露出的部分第一鳍部204的意义在于：使得第二开口250沿鳍部结构延伸方向上的尺寸较大，所述第二开口250用于后续容纳绝缘层，使得绝缘层沿鳍部结构延伸方向上的尺寸较大，则后续源漏掺杂区距离沟道较远，有利于降低源漏掺杂区与沟道之间的寄生电容，提高半导体器件的性能。而沿鳍部结构延伸方向上，所述第二开口250的尺寸小于或者等于侧墙结构208的尺寸，有利于防止掺杂离子发生串通。

请参考图11，在所述第二开口250内形成绝缘层213，所述绝缘层213充满第二开口250。

所述绝缘层213的形成方法包括：在所述隔离结构206表面、源漏开口210侧壁和底部表面、第二开口内、以及伪栅结构的侧壁和顶部表面形成绝缘材料膜；去除所述隔离结构206表面、源漏开口210侧壁和底部表面、以及栅极结构的侧壁和顶部表面形成绝缘材料膜，在所述第二开口内形成所述绝缘层213。

所在绝缘材料膜的材料包括氮化硅、碳氧化硅或者氮氧化硅。所述绝缘材料膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。

去除所述隔离结构206表面、源漏开口210侧壁和底部表面、以及栅极结构的侧壁和顶部表面形成绝缘材料膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述绝缘层213沿鳍部结构延伸方向上的尺寸为：2纳米～5纳米，所述绝缘层213沿鳍部结构延伸方向上的尺寸较大，使得后续形成的源漏掺杂区到沟道区之间的距离较远，则源漏掺杂区与沟道之间的寄生电容较小，有利于提高半导体器件的性能。

请参考图12，形成所述绝缘层213之后，在所述源漏开口210(见图11)内形成源漏掺杂区214。

所述源漏掺杂区214的形成方法包括：在所述源漏开口210内形成外延层；在所述外延层内掺入源漏离子，形成源漏掺杂区214。

所述外延层的材料和源漏离子的导电类型与晶体管的类型相关。在本实施例中，晶体管为NMOS晶体管，外延层的材料包括碳化硅或者硅，所述源漏离子为N型离子，如：磷离子或者砷离子。在其他实施例中，晶体管为PMOS晶体管，外延层的材料包括硅锗或者硅，所述源漏离子为P型离子，如：硼离子。

所述外延层的形成工艺包括外延生长工艺。

形成所述源漏掺杂区214之后，所述形成方法还包括：在所述隔离结构206的顶部表面、源漏掺杂区214的侧壁和顶部表面、以及伪栅结构的侧壁和顶部表面形成介质层，所述介质层顶部暴露出伪栅结构的顶部表面；去除所述伪栅结构，在所述介质层内形成伪栅开口；形成所述伪栅开口之后，去除第一鳍部204，使第二鳍部205悬空；去除第一鳍部204之后，形成环绕第二鳍部205的栅极结构。

相应的，本发明还提供一种半导体结构，请继续参考图8，包括：

基底203；

位于基底203上的伪栅结构；

位于所述基底203表面具有鳍部结构，所述伪栅结构横跨鳍部结构，所述鳍部结构沿鳍部结构高度方向上包括掺杂区B，所述掺杂区B鳍部结构包括多层堆叠的鳍部单元，所述鳍部单元包括第一鳍部204和位于第一鳍部204顶部的第二鳍部205，所述第一鳍部204和第二鳍部205的材料不同，且第一鳍部204侧壁相对于第二鳍部205侧壁向伪栅结构凹陷，相邻第二鳍部205之间具有第一开口211(见图7)；

位于所述伪栅结构两侧的掺杂区B鳍部结构内的源漏开口210；

位于所述第一开口211内的掺杂层212，所述掺杂层212内具有掺杂离子。

当所形成的器件为NMOS晶体管时，所述掺杂离子为N型离子。

当所形成的器件为PMOS晶体管时，所述掺杂离子为P型离子。

所述掺杂层212的材料包括硅；所述掺杂离子的掺杂浓度为1.0E20原子数/立方厘米～5.0E22原子数/立方厘米。

所述伪栅结构的侧壁具有侧墙结构208；沿鳍部结构的延伸方向上，所述第一开口211的尺寸小于或者等于侧墙结构208的尺寸；沿鳍部结构的延伸方向上，第一开口211的尺寸为：1纳米～2纳米。

所述鳍部结构沿鳍部结构高度方向上还包括位于掺杂区B底部的隔离区A；所述半导体结构还包括位于基底203表面的隔离结构206，所述隔离结构206的顶部低于鳍部结构的顶部，且覆盖全部或者部分隔离区A鳍部结构的侧壁。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。