阅读说明：本技术 三维半导体存储器器件及其制造方法 (Three-dimensional semiconductor memory device and its manufacturing method ) 是由 李尚勋 金成吉 金智美 申华彦 李晙硕 洪慧垠 于 2019-05-20 设计创作，主要内容包括：公开了一种三维半导体存储器器件及其制造方法。所述方法包括：在衬底上顺序地形成牺牲图案和源极导电层,在所述源极导电层上形成包括多个绝缘层和多个牺牲层的模具结构,形成穿透所述模具结构的多个垂直结构,形成穿透所述模具结构的沟槽,在所述沟槽的侧壁上形成牺牲隔离物,移除所述牺牲图案以形成水平凹陷区,移除所述牺牲隔离物,以及形成填充所述水平凹陷区的源极导电图案。(Disclose a kind of three-dimensional semiconductor memory device and its manufacturing method.The described method includes: being sequentially formed sacrificial pattern and source conductive layer on substrate, the mould structure including multiple insulating layers and multiple sacrificial layers is formed on the source conductive layer, form the multiple vertical structures for penetrating the mould structure, form the groove for penetrating the mould structure, sacrificial spacer is formed on the side wall of the groove, the sacrificial pattern is removed to form horizontal recess area, removes the sacrificial spacer, and form the source conductive pattern for filling the horizontal recess area.)

三维半导体存储器器件及其制造方法

相关申请的交叉引用

本申请要求于2018年5月21日在韩国知识产权局提交的韩国专利申请No.10-2018-0057878的优先权，其全部内容通过引用并入本文。

技术领域

本发明构思涉及半导体存储器器件，并且更具体地，涉及具有三维布置的存储器单元的三维半导体存储器器件及其制造方法。

背景技术

为了满足客户所需的高性能和低制造成本，半导体器件已经高度集成。由于半导体器件的集成是决定产品价格的重要因素，因此特别要求高集成度。典型的二维或平面半导体存储器器件的集成主要由单位存储器单元占据的面积决定，使得其受形成精细图案的技术水平的极大影响。然而，增加图案精细度所需的极其昂贵的处理设备可能对增加二维或平面半导体存储器器件的集成度设置实际限制。为了克服这些限制，已经提出了具有三维布置的存储器单元的三维半导体存储器器件。

发明内容

本发明构思的一些实施例提供具有增强的电气特性的三维半导体存储器器件。

本发明构思的一些实施例提供具有提高的可靠性的三维半导体存储器器件。

根据本发明构思的一些示例性实施例，一种制造三维半导体存储器器件的方法可以包括：在衬底上顺序地形成牺牲图案和源极导电层；在源极导电层上形成包括多个绝缘层和多个牺牲层的模具结构；形成多个垂直结构，其穿透所述模具结构；形成沟槽，其穿透所述模具结构；形成牺牲隔离物，其在所述沟槽的侧壁上；移除牺牲图案来形成水平凹陷区；移除所述牺牲隔离物；以及形成填充水平凹陷区的源极导电图案。

根据本发明构思的一些示例性实施例，一种制造三维半导体存储器器件的方法可以包括：在衬底上顺序地形成牺牲图案和源极导电层；在源极导电层上形成包括多个绝缘层和多个牺牲层的模具结构；形成多个垂直结构，其包括穿透所述模具结构的垂直半导体图案和数据存储层；形成穿透所述模具结构的沟槽；在所述沟槽的侧壁上形成牺牲隔离物；移除牺牲图案以形成水平凹陷区；移除数据存储器层的一部分以暴露垂直半导体图案的侧壁，其中，数据存储器层的所述一部分暴露于水平凹陷区；选择性地移除牺牲隔离物；在移除所述牺牲隔离物之后执行表面处理工艺；以及形成填充所述水平凹陷区的源极导电图案。

根据本发明构思的一些示例性实施例，三维半导体器器件可以包括：电气结构，其包括多个堆叠在衬底上的栅电极；位于所述衬底和所述电极结构之间的第一源极导电图案；垂直半导体图案，其穿透所述电极结构和所述第一源极导电图案；以及数据存储图案，其在所述垂直半导体图案与所述电极结构之间延伸，其中所述垂直半导体图案包括邻近所述第一源极导电图案的凹陷区，并且其中，所述第一源极导电图案突出到凹陷区中。

附图说明

图1示出了显示根据本发明构思的示例性实施例的三维半导体存储器器件的单元阵列的简化电路图。

图2示出了显示根据本发明构思的示例性实施例的三维半导体存储器器件的平面图。

图3示出了沿着图2的线I-I’截取的截面图。

图4示出了图3的源极结构SC的平面图。

图5示出了图3的擦除控制栅电极EGE、接地选择栅电极GGE、以及单元栅电极CGE的平面图。

图6A示出了图3的A部分的放大视图。

图6B示出了图6A的AA部分的放大视图。

图7至图14、图15A至图17A、图18和图19示出了沿着图2的线I-I’截取的截面图，显示了根据本发明构思的示例性实施例的制造三维半导体存储器器件的方法。

图15B、图16B和图17B分别示出了图15A、图16A和图17A的B部分的放大视图。

具体实施方式

下面将结合附图来详细描述发明构思的一些实施例，以帮助清楚地理解发明构思。

图1示出了显示根据本发明构思的示例性实施例的三维半导体存储器器件的单元阵列的简化电路图。

参考图1，三维半导体存储器器件的单元阵列可以包括公共源极线CSL、多个位线BL0至BL2、以及在公共源极线CSL和位线BL0至BL2之间的多个单元串CSTR。多个单元串CSTR可以并联连接到位线BL0到BL2中的每一个。单元串CSTR可共同连接到公共源极线CSL。例如，单元串CSTR可设置在一个公共源极线CSL和位线BL0至BL2之间。在一些实施例中，公共源极线CSL可以被提供为多个，并且多个公共源极线CSL可以是二维布置的。在该构造中，可以向公共源极线CSL供应相同的电压，或可以彼此独立地电控制公共源极线CSL。

单元串CSTR中的每一个可以包括：串联连接的串选择晶体管SST1和SST2；串联连接的存储器单元晶体管MCT；接地选择晶体管GST；以及擦除控制晶体管ECT。存储器单元晶体管MCT中的每一个可以包括数据存储单元。例如，单元串CSTR中的每一个可以包括串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2，并且第二串选择晶体管SST2可以耦接到位线BL0至BL2中的对应的一个。可选地，单元串CSTR中的每一个可以包括一个串选择晶体管。例如，类似于第一串选择晶体管SST1和第二串选择晶体管SST2，单元串CSTR中的每一个的接地选择晶体管GST可以包括多个串联连接的MOS晶体管。

单元串CSTR中的每一个的存储器单元晶体管MCT可以位于与公共源极线CSL不同的距离处。存储器单元晶体管MCT可以串联连接在第一串选择晶体管ST1和接地选择晶体管GST之间。单元串CSTR中的每一个的擦除控制晶体管ECT可以连接在接地选择晶体管GST和公共源极线CSL之间。在一些实施例中，单元串CSTR中的每一个还可以包括连接在第一串选择晶体管ST1与存储器单元晶体管MCT之间和/或接地选择晶体管GST与存储器单元晶体管MCT之间的虚设单元DMC。

第一串选择晶体管SST1可以被第一串选择线SSL1控制，并且第二串选择晶体管SST2可以被第二串选择线SSL2控制。存储器单元晶体管MCT可以被多个字线WL0至WLn控制，并且虚设单元DMC可以被虚设字线DWL控制。接地选择晶体管GST可以被接地选择线GSL0至GSL2中的一个控制，并且擦除控制晶体管ECT可以被擦除控制线ECL控制。公共源极线CSL可以共同连接至擦除控制晶体管ECT的源极。

存储器单元晶体管MCT可以包括位于距公共源极线CSL实质上相同距离处的栅电极，并且所述栅电极可以共同连接到字线WL0到WLn和DWL中的一个，结果是所述栅电极可以处于等电位状态。相比而言，虽然存储器单元晶体管MCT的栅电极位于与公共源极线CSL实质上相同的距离处，但是可以彼此独立地控制不同行或列中的栅电极。

接地选择线GSL0至GSL2和串选择线SSL1至串选择线SSL2可以沿着x方向延伸，而在y方向上彼此间隔开。接地选择线GSL0至GSL2可以位于与公共源极线CSL实质上相同的水平并且彼此电分离，并且串选择线SSL1或SSL2可以位于与公共源极线CSL实质上相同的水平并且彼此电分离。公共擦除控制线ECL可以控制包括在不同单元串CSTR中的擦除控制晶体管ECT。当存储器单元阵列以擦除模式操作时，擦除控制晶体管ECT可产生栅极诱发的漏极泄漏(GILD)。

图2示出了显示根据本发明构思的示例性实施例的三维半导体存储器器件的平面图。图3示出了沿着图2的线I-I’截取的截面图。图4示出了图3的源极结构SC的平面图。图5示出了图3的擦除控制栅电极EGE、接地选择栅电极GGE、以及单元栅电极CGE的平面图。图6A示出了图3的A部分的放大视图。图6B示出了图6A的AA部分的放大视图。

参考图2至图3，衬底10可以在其上提供源极结构SC和电极结构ST。衬底10可以是或者包括半导体衬底，诸如硅衬底、锗衬底或硅锗衬底。阱区10w可设置在衬底10中。衬底10可以具有第一导电性，并且阱区10w可以包括具有不同于第一导电性的第二导电性的杂质。例如，第一导电性可以是P型，而第二导电性可以是N型。在这种情况下，阱区10w可以包括N型杂质，诸如磷(P)或砷(As)。在一些实施例中，可以不提供阱区10w。

衬底10和电极结构ST可以在其之间设置有源极结构SC，所述源极结构SC设置在阱区10w上。源极结构SC和电极结构ST可以沿着垂直于衬底10的顶表面10U的第一方向D1顺序地堆叠。电极结构ST可以在平行于衬底10的顶表面10U的第二方向D2上延伸，并且源极结构SC可以在电极结构ST下方沿第二方向D2延伸。源极结构SC可以包括顺序地堆叠在衬底10上的第一源极导电图案SCP1和第二源极导电图案SCP2。第一源极导电图案SCP1可直接接触阱区10w。在一些实施例中，绝缘层11可以可选地设置在第一源极导电图案SCP1和阱区10w之间。第一源极导电图案SCP1和第二源极导电图案SCP2中的每一个可以包括掺杂有具有第二导电性的杂质的半导体材料。第一源极导电图案SCP1的杂质浓度可以大于第二源极导电图案SCP2的杂质浓度。例如，第一源极导电图案SCP1和第二源极导电图案SCP2中的每一个可以包括掺杂有N型杂质(例如，磷(P)或砷(As))的多晶硅，并且在第一源极导电图案SCP1中的N型杂质浓度可以大于第二源极导电图案SCP2中的N型杂质浓度。

参考图3和图4，第一源极导电图案SCP1可具有凹陷的侧表面OP。凹陷的侧表面OP中的每一个可以朝向第一源极导电图案SCP1的内侧成凹形。第一源极导电图案SCP1可以具有至少一对凹陷的侧表面OP，其平行于衬底10的顶表面10U并且沿着与第二方向D2相交的第三方向D3延伸。第二源极导电图案SCP2可以覆盖第一源极导电图案SCP1的顶表面并且延伸到第一源极导电图案SCP1的凹陷的侧表面OP上。第二源极导电图案SCP2的一部分可以覆盖第一源极导电图案SCP1的凹陷的侧表面OP，并且可以接触衬底10或在阱区10w上的绝缘层11。在一些实施例中，可以不提供绝缘层11，并且在这种情况下，第二源极导电图案SCP2的一部分可以直接接触衬底10或阱区10w。可在第二源极导电图案SCP2上提供分离层13。分离层13可设置在凹陷的侧表面OP上。

返回参考图2和图3，电极结构ST可以包括下电极结构LST、上电极结构UST以及下电极结构LST和上电极结构UST之间的平坦化绝缘层50。下电极结构LST可以包括在源极结构SC上沿着第一方向D1交替堆叠的下栅电极EGE和GGE以及下绝缘层110a。上电极结构UST可以包括在平坦化绝缘层50上沿着第一方向D1交替地堆叠上栅电极CGE和SGE和上绝缘层110b。平坦化绝缘层50可以***在下栅电极EGE和GGE中的最上方栅电极GGE与上栅电极CGE和SGE中的最下面的栅电极CGE之间。下绝缘层110a、上绝缘层110b和平坦化绝缘层50可各自具有第一方向D1上的厚度。平坦化绝缘层50的厚度可以大于下绝缘层110a和上绝缘层110b的厚度。下绝缘层110a和上绝缘层110b可以具有实质上相同的厚度，或者下绝缘层110a和上绝缘层110b中的一个或多个可以比下绝缘层110a和上绝缘层110b中的其他绝缘层厚。例如，下绝缘层110a和上绝缘层110b中的最上方绝缘层110b可以比下绝缘层110a和上绝缘层110b中的其余绝缘层厚。

下栅电极EGE和GGE以及上栅电极CGE和SGE可以包括掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)、过渡金属(例如，钛或钽)或其任何组合。下绝缘层110a、上绝缘层110b和平坦化绝缘层50可以包括氧化硅层和/或低k介电层。

参考图2、图3和图5，下栅电极EGE和CGE可以包括擦除控制栅电极EGE和擦除控制栅电极EGE上的接地选择栅电极GGE。擦除控制栅电极EGE可以与源极结构SC相邻。下绝缘层110a中的最下面的一个可以***在擦除控制栅电极EGE和源极结构SC之间。擦除控制栅电极EGE可以用作控制图1所示的存储器单元阵列的擦除操作的擦除控制晶体管ECT的栅电极。接地选择栅电极GGE可以用作图1所示的接地选择晶体管GST的栅电极。擦除控制栅电极EGE和接地选择栅电极CGE中的每一个可以具有在第二方向D2上延伸的线性形状。

上栅电极CGE和SGE可以包括单元栅电极CGE和串选择栅电极SGE。单元栅电极CGE可以设置在接地选择栅电极GGE和串选择栅电极SGE之间，并且可以位于与衬底10的顶表面10U不同的高度处。单元栅电极CGE可以用作图1所示的存储器单元晶体管MCT的栅电极。单元栅电极CGE中的每一个可以具有在第二方向D2上延伸的线性形状。串选择栅电极SGE可以包括彼此水平地间隔开的一对串选择栅电极SGE1和SGE2。这对串选择栅电极SGE1和SGE2可以在第三方向D3上彼此间隔开。这对串选择栅电极SGE1和SGE2可以通过***其间的分离绝缘图案105彼此分离。分离绝缘图案105可以具有在第二方向D2上延伸的线性形状。分离绝缘图案105可以包括绝缘材料，诸如氧化硅层。串选择栅电极SGE可以用作图1中所示的串选择晶体管SST2的栅电极。在一些实施例中，可以在串选择栅电极SGE和单元栅电极CGE中的最上方的一个之间提供额外的串选择栅电极SGE。在这种情况下，额外的串选择栅电极SGE可以包括在第三方向D3上彼此间隔开的额外的一对串选择栅电极SGE1和SGE2，并且串选择栅电极SGE可以用作图1中所示的串选择晶体管SST1和SST2的栅电极。

返回参考图2和图3，可以在衬底10上提供垂直半导体图案VS。垂直半导体图案VS中的每一个可以在第一方向D1上延伸并且穿透电极结构ST和源极结构SC。垂直半导体图案VS中的每一个可以具有设置在衬底10和/或阱区10w中的端部。当在平面图中观察时，垂直半导体图案VS可以以直线或Z字形方式布置。例如，当在平面图中观察时，垂直半导体图案VS可以沿着第二方向D2以Z字形方式布置。垂直半导体图案VS中的每一个可以具有其底端闭合的通心粉形状或管道形状。垂直半导体图案VS可以包括半导体材料，诸如硅(Si)、锗(Ge)或其化合物。垂直半导体图案VS可以是或包括杂质掺杂的半导体或杂质未掺杂的本征半导体。垂直半导体图案VS可以包括多晶半导体材料。垂直半导体图案VS可以用作参考图1讨论的以下各项的沟道：擦除控制晶体管ECT、串选择晶体管SST和接地选择晶体管GST、以及存储器单元晶体管MCT。

垂直半导体图案VS中的每一个可以具有侧壁，所述侧壁的下部接触第一源极导电图案SCP1。例如，参考图6A，第一源极导电图案SCP1可包括实质上与衬底10的顶表面10U平行地延伸的水平部分HP和从水平部分HP沿第一方向D1突出的垂直部分SP，水平部分HP和垂直部分SP设置在下电极结构LST下方。垂直部分SP可以接触并且包围垂直半导体图案VS的侧壁的一部分。第一源极导电图案SCP1的水平部分HP可以***在第二源极导电图案SCP2与衬底10的顶表面10U之间。第一源极导电图案SCP1的水平部分HP可以接触衬底10或阱区10w。第一源极导电图案SCP1的垂直部分SP可在衬底10与垂直半导体图案VS的侧壁之间以及在第二源极导电图案SCP2与垂直半导体图案VS的侧壁之间延伸。第一源极导电图案SCP1的水平部分HP可以包括形成在其中的气隙AG或者接缝(seam)。

垂直部分SP可以水平地突出到与其相邻的垂直半导体图案VS中。例如，参考图6B，垂直半导体图案VS可以包括与垂直部分SP相邻的凹陷区RS，并且垂直部分SP可以包括延伸到凹陷区RS中的突出部EX。凹陷区RS和突出部EX中的每一个可以具有沿着垂直半导体图案VS的外圆周表面延伸的环形状。

垂直半导体图案VS在其与突出部EX相邻的区域处可以相对较薄。例如，垂直半导体图案VS在其与突出部EX间隔开的区域处可以具有厚度t1，并且在其与突出部EX相邻的区域处具有小于厚度t1的厚度t2。

垂直半导体图案VS可以包括在其与突出部EX相邻的区域处的杂质区CB，杂质区CB包括蚀刻剂原子。例如，杂质区CB可以包含浓度为约1×10¹⁶atoms/cm³至约1×10¹⁹atoms/cm³的溴(Br)原子和/或氯(Cl)原子。相比而言，垂直半导体图案VS可以在例如与下电极结构LST相邻的其另一个区处实质上不包括溴(Br)原子和氯(Cl)原子。

返回参考图2和图3，数据存储图案DSP可以***在电极结构ST与垂直半导体图案VS中的每一个之间。数据存储图案DSP可以在第一方向D1上延伸并且围绕垂直半导体图案VS中的每一个的侧壁。数据存储图案DSP可以具有其顶端和底端敞开的通心粉或管道形状。数据存储图案DSP可以具有与第一源极导电图案SCP1接触的底表面。

例如，参考图6A和图6B，数据存储图案DSP的底表面可以位于高度小于擦除控制栅电极EGE的底表面EGE_L的高度处，并且可以接触第一源极导电图案SCP1的垂直部分SP。在本说明书中，术语“高度”可意味着离衬底10的顶表面10U的距离。在一些实施例中，数据存储图案DSP的底表面可介于第二源极导电图案SCP2与垂直半导体图案VS中的每一个的侧壁之间。数据存储图案DSP的底表面可以位于大于第一源极导电图案SCP1的水平部分HP的顶表面HP_U的高度处。

数据存储模式DSP可以是NAND闪存设备的数据存储层。数据存储图案DSP可以包括：在电极结构ST和垂直半导体图案VS之间的第一绝缘图案210、在第一绝缘图案210与电极结构ST之间的第二绝缘图案200、以及在第一绝缘图案210与垂直半导体图案VS之间的第三绝缘图案220。第一绝缘图案210可以是电荷存储层，其包括例如陷阱绝缘层、浮置栅电极、或包含导电纳米点的绝缘层。例如，第一绝缘图案210可以包括氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶体硅层和层压捕获(trap)层中的一个或多个。第二绝缘图案200可以包括带隙大于第一绝缘图案210的带隙的材料。第二绝缘图案200可以是包括例如高k介电层的阻挡绝缘层，诸如氧化铝层和氧化铪层。第三绝缘图案220可以包括带隙大于第一绝缘图案210的带隙的材料。第三绝缘图案220可以是包括例如氧化硅层的隧道绝缘层。

数据存储图案DSP可以被构造为使得底表面的一部分所位于的相对于衬底10的顶表面10U的高度不同于底表面的另一部分相对于衬底10的顶表面10U的高度。第一源极导电图案SCP1的垂直部分SP可以在垂直半导体图案VS的侧壁的垂直延伸方向(例如，第一方向D1)上具有宽度SP_W。垂直部分SP的宽度SP_W可以随着距垂直半导体图案VS的侧壁的距离增加而增加。

参考图2、图3和图6A，虚设数据存储图案DSPr可以设置在垂直半导体图案VS中的每一个和衬底10(或阱区10w)之间。虚设数据存储图案DSPr可以设置在衬底10或阱区10w中，并且可以将垂直半导体图案VS从衬底10或阱区10w分离。虚设数据存储图案DSPr可以***垂直半导体图案VS的底表面与衬底10(或阱区10w)之间，并且可延伸到垂直半导体图案VS的侧壁上。当在截面图中观察时，虚设数据存储图案DSPr可以具有U形状。数据存储图案DSP可以在第一方向D1上与虚设数据存储图案DSPr间隔开。

虚设数据存储图案DSPr可以具有在高度小于衬底10的顶表面10U的高度处的最上方顶表面。虚设数据存储图案DSPr可通过第一源极导电图案SCP1的垂直部分SP与数据存储图案DSP垂直地间隔开。虚设数据存储图案DSPr的最上方顶表面可以接触第一源极导电图案SCP1的垂直部分SP。虚设数据存储图案DSPr可以具有与数据存储图案DSP的薄膜结构实质上相同的薄膜结构。例如，虚设数据存储图案DSPr可以包括：在垂直半导体图案VS和衬底10(或阱区10w)之间的第一虚设绝缘图案210r、在第一虚设绝缘图案210r和衬底10(或阱区10w)之间的第二虚设绝缘图案200r、以及在第一虚设绝缘图案210r和垂直半导体图案VS之间的第三虚设绝缘图案220r。第一虚设绝缘图案210r、第二虚设绝缘图案200r和第三虚设绝缘图案220r可以分别包括与第一绝缘图案210、第二绝缘图案200和第三绝缘图案220相同的材料。

返回参考图2和图3，掩埋绝缘图案160可以填充垂直半导体图案VS中的每一个的内部。掩埋绝缘图案160可以包括例如氧化硅。导电焊盘150可以设置在垂直半导体图案VS中的每一个上。导电焊盘150可以覆盖掩埋绝缘图案160的顶表面和垂直半导体图案VS的最上方顶表面。导电焊盘150可以包括杂质掺杂的半导体材料和/或导电材料。

公共源极插塞CSP可以设置在电极结构ST的相对侧上，并且耦接到衬底10或者阱区10w。公共源极插塞CSP可以在第二方向D2上延伸，并且可以在第三方向D3上通过电极结构ST彼此间隔开。公共源极插塞CSP可以设置在源极结构SC的相对侧上，并且在第三方向D3上通过源极结构SC彼此间隔开。侧面绝缘隔离物SS可以设置在电极结构ST的相对侧上。侧面绝缘隔离物SS中的每一个可以***在电极结构ST和公共源极插塞CSP之间。侧面绝缘隔离物SS中的每一个可以在源极结构SC和公共源极插塞CSP之间延伸。例如，公共源极插塞CSP可以包括导电材料，并且侧面绝缘隔离物SS可以包括氮化硅。

覆盖绝缘层120可以设置在电极结构ST上，以覆盖电极结构ST的顶表面和导电焊盘150的顶表面。层间介电层130可以设置在覆盖绝缘层120上并且可以覆盖公共源极插塞CSP的顶表面。覆盖绝缘层120和层间介电层130可以包括绝缘材料(例如，氧化硅)。第一接触件125可以设置在导电焊盘150上。第一接触件125可以穿透覆盖绝缘层120并且与导电焊盘150有连接。第二接触件135可以穿透层间介电层130并且与第一接触件125有连接。第一接触件125和第二接触件135可以包括导电材料，诸如钨。位线BL可以设置在层间介电层130上。位线BL可以在第三方向D3上延伸并且可以在第二方向D2上彼此间隔开。垂直半导体图案VS可以包括未连接到第一接触件125或第二接触件135的虚设垂直半导体图案DVS。除了虚设垂直半导体图案DVS之外，垂直半导体图案VS中的每一个可以通过第一接触件125和第二接触件135电连接至位线BL中的对应的一个。位线BL可以包括导电材料。当图1的存储器单元阵列以擦除模式操作时，可以向源极结构SC提供擦除电压，并且在这种情况下，在图1的擦除控制晶体管ECT处可以发生栅极诱发的泄漏电流。因此，可以对图1的存储器单元执行擦除操作。

图7至图14、图15A至图17A、图18和图19示出了沿图2的线I-I’截取的截面图，显示了根据本发明构思的示例性实施例的制造三维半导体存储器器件的方法。图15B、图16B和图17B分别示出了图15A、图16A和图17A的B部分的放大图。

参考图2和图7，可以在衬底10上形成绝缘层11a。衬底10可以是半导体衬底(例如，硅衬底、锗衬底或硅锗衬底)，并且绝缘层11a可以包括例如氧化硅层。

参考图2和图8，可以在绝缘层11a上顺序地形成下牺牲图案LSP和掩模图案MP。下牺牲图案LSP的形成可以包括：在绝缘层11a上形成下牺牲层、在下牺牲层上形成掩模图案MP、以及通过使用掩模图案MP作为蚀刻掩模执行蚀刻工艺来蚀刻下牺牲层以暴露绝缘层。蚀刻工艺可以使下牺牲图案LSP具有暴露绝缘层11a的开口250。开口250可以具有在第二方向D2上延伸的线性形状。

下牺牲图案LSP可以包括相对于绝缘层11a具有蚀刻选择性的材料。例如，下牺牲图案LSP可以包括氮化硅层、氮氧化硅层、碳化硅层和硅锗层中的一个或多个。

参考图2和图9，可以移除掩模图案MP。缓冲绝缘层12和源极导电层SCP可以顺序地形成在下牺牲图案LSP上。缓冲绝缘层12可形成为具有覆盖下牺牲图案LSP的顶表面和下牺牲图案LSP的暴露于开口250的侧表面的均匀厚度。源极导电层SCP可以形成为具有覆盖下牺牲图案LSP的顶表面和开口250的内表面的均匀厚度。由于源极导电层SCP形成为具有覆盖开口250的内表面的均匀厚度，所以源极导电层SCP可以具有包括朝向开口250的凹陷表面255的顶表面。缓冲绝缘层12可以包括例如氧化硅层。源极导电层SCP可以包括掺杂有例如N型杂质的多晶硅层。

参考图2和图10，分离层13可以形成为覆盖源极导电层SCP的凹陷表面255。分离层13的形成可以包括在源极导电层SCP上形成绝缘层并且执行平坦化工艺以暴露源极导电层SCP的顶表面。分离层13可以包括例如氧化硅。

参考图2和图11，下绝缘层110a和下牺牲层LSL可以交替地堆叠在源极导电层SCP上。下牺牲层LSL可以包括相对于下绝缘层110a具有蚀刻选择性的材料。在一些实施例中，下牺牲层LSL可以包括与下牺牲图案LSP相同的材料。平坦化绝缘层50可以形成在下牺牲层LSL中的最上方的一个上。平坦化绝缘层50可以包括例如氧化硅层。上绝缘层110b和上牺牲层USL可以交替地堆叠在平坦化绝缘层50上。上牺牲层USL可以包括相对于上绝缘层110b具有蚀刻选择性的材料。在一些实施例中，上牺牲层USL可以包括与下牺牲层LSL和下牺牲图案LSP相同的材料。例如，上牺牲层USL和下牺牲层LSL可以包括氮化硅层，并且上绝缘层110b和下绝缘层110a可以包括氧化硅层。此处，可以将模具结构MS限定为包括上牺牲层USL和下牺牲层LSL、上绝缘层110b和下绝缘层110a以及平坦化绝缘层50。

参考图2和图12，可以在模具结构MS中形成分离绝缘图案105。分离绝缘图案105可以分离上牺牲层USL中的最上方的一个。例如，分离绝缘图案105可以将上牺牲层USL中的最上方的一个分离成彼此水平地间隔开的一对上牺牲层USL。

垂直结构VP可以形成为穿透模具结构MS、源极导电层SCP、缓冲绝缘层12、下牺牲图案LSP和绝缘层11a。垂直结构VP的形成可以包括：形成暴露衬底10并穿透模具结构MS、源极导电层SCP、缓冲绝缘层12、下牺牲图案LSP和绝缘层11a的垂直孔VH，并然后在垂直孔VH中顺序地形成数据存储层DSL和垂直半导体图案VS。数据存储层DSL及垂直半导体图案VS中的每一个可形成为部分地填充垂直孔VH且具有覆盖垂直孔VH的内表面的均匀厚度。垂直结构VP的形成还包括：在形成数据存储层DSL和垂直半导体图案VS之后形成掩埋绝缘图案160以填充垂直孔VH的剩余部分。

数据存储层DSL可以包括顺序地堆叠在垂直孔VH的内表面上的阻挡绝缘层、电荷存储层和隧道绝缘层。可以执行化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺以在数据存储层DSL上沉积均匀厚的半导体层，并且接着可对半导体层执行平坦化工艺以形成垂直半导体图案VS。垂直半导体图案VS可以是杂质掺杂的半导体或杂质未掺杂的本征半导体。垂直结构VP的形成还可以包括在垂直半导体图案VS的顶端上形成导电焊盘150。在形成导电焊盘150之后，可以在其上设置模具结构MS，其中覆盖绝缘层120覆盖导电焊盘150的顶表面。

参考图2和图13，沟槽T可以形成为穿透覆盖绝缘层120和模具结构MS，并且因此源极导电层SCP可以暴露于沟槽T。沟槽T可以在第二方向D2上延伸并且可以在第三方向D3上彼此间隔开。沟槽T可以与垂直结构VP水平地间隔开。牺牲隔离物层170可以形成在沟槽T中的每一个的内表面上。牺牲隔离物层170可以形成为部分地填充沟槽T中的每一个并且具有覆盖沟槽T的每一个的内表面的均匀厚度。牺牲隔离物层170可以包括相对于模具结构MS具有蚀刻选择性的材料。例如，牺牲隔离物层170可以包括多晶硅层。

参考图2和图14，牺牲隔离物层170可以经受各向异性蚀刻工艺以在沟槽T中的每一个的内表面上形成牺牲隔离物171。当在牺牲隔离物层170上执行各向异性蚀刻工艺时，各向异性蚀刻工艺可以部分地蚀刻暴露于沟槽T中的每一个的源极导电层SCP和缓冲绝缘层12，其结果是沟槽T中的每一个可以在其中具有贯穿区H，贯穿区H形成为暴露图13中所示的下牺牲图案LSP。可以执行各向同性蚀刻工艺以移除暴露于贯穿区H的下牺牲图案LSP。下牺牲图案LSP的移除可以形成部分地暴露数据存储层DSL的水平凹陷区HR。各向同性蚀刻工艺可以在相对于牺牲隔离物171、源极导电层SCP、缓冲绝缘层12和绝缘层11a具有蚀刻选择性的蚀刻条件下执行。水平凹陷区HR可以从贯穿区H向源极导电层SCP和衬底10之间的间隙水平地延伸，并且可以对应于源极导电层SCP和衬底10之间的空白空间。源极导电层SCP可以具有填充下牺牲图案LSP的开口(参见图8的250)的部分，并且该部分可以用作在形成水平凹陷区HR期间防止模具结构MS塌陷的支撑件。

参考图2、图15A和图15B，可以移除数据存储层DSL的暴露于水平凹陷区HR的一部分，以部分地暴露垂直半导体图案VS的侧壁。移除数据存储层DSL的一部分可将数据存储层DSL分离成彼此垂直间隔开的数据存储图案DSP和虚设数据存储图案DSPr。移除数据存储层DSL的一部分可以包括：通过执行相对于衬底10、源极导电层SCP、垂直半导体图案VS和牺牲隔离物171具有蚀刻选择性的蚀刻工艺来移除缓冲绝缘层12和绝缘层11a的一部分。因此，水平凹陷区HR可以暴露源极导电层SCP的底表面和衬底10的顶表面。由于移除了数据存储层DSL的一部分，因而可以形成底切(undercut)区UC。底切区UC可以是沿着垂直半导体图案VS的侧壁在垂直方向(例如，第一方向D1)上从水平凹陷区HR延伸的空的空间。底切区UC可以在垂直半导体图案VS的侧壁与源极导电层SCP的侧面表面之间以及在垂直半导体图案VS的侧壁与衬底10之间延伸。底切区UC可以暴露数据存储图案DSP的底表面和虚设数据存储图案DSPr的顶表面。

参考图2、图16A和图16B，可移除牺牲隔离物171以暴露模具结构MS的侧壁。可以通过相对于垂直半导体图案VS具有蚀刻选择性的蚀刻工艺来执行牺牲隔离物171的移除。牺牲隔离物171和垂直半导体图案VS中的一个可以包括相对于另一个具有蚀刻选择性的材料。例如，牺牲隔离物171可以由可被蚀刻的材料形成，而当使用预定的蚀刻配方来移除牺牲隔离物171时，垂直半导体图案VS被最小程度地蚀刻。

该蚀刻选择性可以定量地表示为牺牲隔离物171的蚀刻速率与垂直半导体图案VS的蚀刻速率的比率。在一些实施例中，牺牲隔离物171可以包括相对于垂直半导体图案VS具有约1：10至约1：200(更具体地，约1：30至约1：100)的蚀刻选择性的材料中的一个。

牺牲隔离物171可以具有与垂直半导体图案VS的结晶度不同的结晶度。例如，牺牲隔离物171可以具有实质上非晶态，诸如非晶硅，并且垂直半导体图案VS可以具有结晶态，诸如多晶硅。源极导电层SCP和衬底10中的每一个具有与垂直半导体图案VS类似的结晶度。牺牲隔离物171与垂直半导体图案VS之间的结晶度差异可用于选择性地移除牺牲隔离物171。

可以执行干蚀刻工艺以选择性地移除牺牲隔离物171。例如，HBr、Cl₂或者HCl可以用作对牺牲隔离物171执行蚀刻工艺的源。可以通过例如等离子体蚀刻工艺来蚀刻牺牲隔离物171。

牺牲隔离物171的移除可以增加贯穿区H的直径。在移除牺牲隔离物171期间，可以在垂直半导体图案VS的暴露部分上形成凹陷区RS。当蚀刻牺牲隔离物171时，垂直半导体图案VS可以在其与凹陷区RS相邻的部分上具有包括蚀刻剂原子的杂质区CB。例如，杂质区CB可以包括浓度为约1×10¹⁶atoms/cm³至约1×10¹⁹atoms/cm³的溴(Br)原子和/或氯(Cl)原子。

在蚀刻及移除牺牲隔离物171之后，可以执行表面处理工艺以形成将在下文中论述的侧壁导电层。例如，表面处理工艺可使用含胺的硅烷作为源来执行。在一些实施例中，表面处理工艺可通过使用包括从以下各项构成的组中选择的至少一种的源的沉积方法来执行：双(乙基甲基氨基)硅烷(BEMA)、双(二乙基氨基)硅烷(BDEAS)、双(二甲基氨基)硅烷(BDMAS)、三(二甲基氨基)硅烷(Tris-DMAS)、四(二甲基氨基)硅烷(TDMAS)、三(乙基甲基氨基)硅烷(Tris-EMAS)、二乙基氨基硅烷(DEAS)、双(叔丁基氨基)硅烷(BTBAS)和二异丙基氨基硅烷(DIPAS)中的至少一种源。

表面处理工艺可被称为引晶工艺。表面处理工艺可改善随后形成的侧壁导电层的表面粗糙度。

参考图2、图17A和图17B，侧壁导电层180可以形成在底切区UC、水平凹陷区HR和贯穿区H中，侧壁导电层180可以使用化学气相沉积(CVD)或原子层沉积(ALD)形成。侧壁导电层180可以是杂质掺杂半导体层，例如掺杂有N型杂质的多晶硅层。例如，侧壁导电层180可以使用硅源来形成，硅源诸如乙硅烷(Si₂H₆)、单硅烷(SiH₄)、三硅烷(Si₃N₄)或氯硅烷(例如，二氯硅烷、三氯硅烷或四氯硅烷)，其中，硅源可以单独使用或在其混合物中使用。或者，N型杂质可与硅源一起使用。表面处理工艺及侧壁导电层180的形成可在同一处理室中原位执行。

可以沉积具有均匀厚度的侧壁导电层180，所述厚度覆盖底切区UC、水平凹陷区HR和贯穿区H中的每一个的内表面，但是不完全填充贯穿区H。在侧壁导电层180的沉积期间，可以在侧壁导电层180中形成气隙AG或者接缝。侧壁导电层180可以直接接触垂直半导体图案VS的侧壁和衬底10的顶表面。侧壁导电层180可以填充凹陷区RS。

参考图2和图18，侧壁导电层180可以经受各向同性蚀刻工艺，以在底切区UC和水平凹陷区HR中形成第一源极导电图案SCP1。栅极隔离区GIR可以形成在多个第一源极导电图案SCP1之间，并且可以暴露模具结构MS的侧壁。对侧壁导电层180的各向同性蚀刻工艺可以使用相对于模具结构MS具有蚀刻选择性的蚀刻配方来执行。例如，对侧壁导电层180的各向同性蚀刻工艺可以是使用去离子水混合物(SC1：标准清洁1)或氢氧化铵(NH₄OH)的湿蚀刻工艺。

可以在对侧壁导电层180的各向同性蚀刻工艺期间蚀刻源极导电层SCP。可以蚀刻源极导电层SCP以形成第二源极导电图案SCP2。第一源极导电图案SCP1和第二源极导电图案SCP2可以称为源极结构SC。栅极隔离区GIR可以暴露模具结构MS的侧壁、源极结构SC的侧表面和衬底10的顶表面。

当在不移除牺牲隔离物171的情况下执行表面处理工艺时，牺牲隔离物171可在其表面上含有源自表面处理工艺的源的杂质原子。例如，杂质原子可以是或包括碳原子和/或氮原子。之后，当形成侧壁导电层180时，碳原子和/或氮源自可以保留在牺牲隔离物171和侧壁导电层180之间。在这种情况下，当执行如参考图18所讨论的各向同性蚀刻工艺时，碳原子和/或氮原子可能导致第一源极导电图案SCP1的不完全分离。如果增加蚀刻量(即，过蚀刻)以完全分离第一源极导电图案SCP1，则可能由于完全分离第一源极导电图案SCP1所需的过蚀刻而暴露气隙AG或接缝，并且因此可在用于形成电极的后续工艺中产生电流泄漏或电短路，这可能导致半导体器件的电特性和/或可靠性的劣化。

根据本发明构思的一些实施例，由于在表面处理工艺之前移除牺牲隔离物171，所以可以在没有过蚀刻的情况下执行形成第一源极导电图案SCP1的各向同性蚀刻工艺。因此，可以防止半导体器件的电气特性和/或可靠性的劣化。

参考图2和图19，可以对暴露于栅极隔离区GIR的下牺牲层LSL和上牺牲层USL执行移除工艺。因此，栅极区GR可以形成在下绝缘层110a之间和上绝缘层110b之间。栅极区GR的形成可以包括：通过执行相对于下绝缘层110a和上绝缘层110b、数据存储图案DSP、第一源极导电图案SCP1和第二源极导电图案SCP2以及衬底10具有蚀刻选择性的蚀刻工艺来各向同性地蚀刻下牺牲层LSL和上牺牲层USL。栅极区GR中的每一个可从栅极隔离区GIR中的对应的一个水平地延伸并且部分地暴露数据存储图案DSP的侧表面。之后，可形成栅电极EGE、GGE、CGE和SGE以填充栅极区GR。例如，栅电极EGE、GGE、CGE和SGE的形成可以包括：形成栅电极层以填充栅极隔离区GIR和栅极区GR，并然后从栅极隔离区GIR部分地移除栅电极层以在栅极区GR中局部形成栅电极EGE、GGE、CGE和SGE。

返回参考图2和图3，公共源极插塞CSP可以相应地形成在栅极隔离区GIR中，并且侧面绝缘隔离物SS可以相应地形成在栅极隔离区GIR中。公共源极插塞CSP和侧面绝缘隔离物SS可以局部地形成在栅极隔离区GIR中。第一接触件125可以形成在覆盖绝缘层120中并且可以与导电焊盘150连接。层间介电层130可以形成在覆盖绝缘层120上并且可以覆盖公共源极插塞CSP的顶表面。第二接触件135可以形成在层间介电层130中并且可以与第一接触件125连接。位线BL可以形成在层间介电层130上。垂直半导体图案VS可以包括未连接到第一接触件125或第二接触件135的虚设垂直半导体图案DVS。除了虚设垂直半导体图案DVS之外，垂直半导体图案VS中的每一个可以通过第一接触件125和第二接触件135电连接至位线BL中的对应的一个。

根据本发明构思，可以提供三维半导体存储器器件以具有增强的电特性。此外，三维半导体存储器器件可以具有改进的可靠性。

前面的描述提供了用于解释发明构思的示例性实施例。因此，发明构思不限于上述实施例，并且本领域普通技术人员将理解，在不脱离发明构思的精神和基本特征的情况下，可以在其中进行形式和细节上的变化。