阅读说明：本技术 同步电路及与同步电路相关的方法 (Synchronous circuit and method relevant to synchronous circuit ) 是由 金泰平 于 2018-12-27 设计创作，主要内容包括：本申请公开了同步电路和与同步电路相关的方法。所述同步电路可以包括：可变延迟电路,其被配置为将第一时钟信号延迟根据延迟控制信号而变化的变化的延迟时间,并且被配置为输出所述可变延迟电路的经延迟的信号以作为第二时钟信号；相位检测器,其被配置为：通过检测所述第一时钟信号与所述第二时钟信号之间的相位差来产生相位检测信号；以及延迟控制电路,其被配置为根据所述相位检测信号来执行相位不稳定时段检测操作,并且被配置为执行延迟跳过操作以调节所述延迟控制信号来使得在延迟时间调整操作中跳过在所述相位不稳定时段检测操作中检测到的相位不稳定时段。(This application discloses synchronous circuits and method relevant to synchronous circuit.The synchronous circuit may include: variable delay circuit, its delay time for being configured as the variation for changing the first clock signal delay according to delayed control signal, and it is configured as exporting the delayed signal of the variable delay circuit using as second clock signal；Phase detectors are configured as: generating phase detection signal by detecting the phase difference between first clock signal and the second clock signal；And delay control circuit, it is configured as executing the detection operation of phase-unstable period according to the phase detection signal, and is configured as executing and postpones skip operations to adjust the delayed control signal and come so that skipping the phase-unstable period detected in phase-unstable period detection operation in delay time adjustment operation.)

同步电路及与同步电路相关的方法

相关申请的交叉引用

本申请要求于2018年5月24日向韩国知识产权局提交的申请号为10-2018-0059173的韩国申请的优先权，其通过引用整体并入本文。

技术领域

各种实施例总体而言涉及半导体电路，并且更具体地，涉及同步电路及与同步电路相关的方法。

背景技术

半导体器件(例如半导体存储器或用于控制半导体存储器的控制器)利用与输出数据同步的时钟信号(例如，数据选通信号DQS)来传送输出数据。

半导体器件将时钟信号的相位调节为期望值，并且与时钟信号同步地输出数据。

例如，延迟锁定环通过延迟时间调整(delay time tuning)操作来输出具有期望相位的时钟信号，并且与时钟信号同步地输出数据。

随着时钟信号的频率的增加，延迟时间调整操作的准确度和速度可以作为用来确定同步电路所应用于的半导体器件的性能的重要因素。

发明内容

在一个实施例中，一种同步电路可以包括：可变延迟电路，其被配置为将第一时钟信号延迟根据延迟控制信号而变化的变化的延迟时间，并且被配置为输出所述可变延迟电路的经延迟的信号以作为第二时钟信号；相位检测器，其被配置为通过检测所述第一时钟信号与所述第二时钟信号之间的相位差来产生相位检测信号；以及延迟控制电路，其被配置为根据所述相位检测信号来执行相位不稳定时段检测操作，以及被配置为执行延迟跳过操作以调节所述延迟控制信号来使得在延迟时间调整操作中跳过在所述相位不稳定时段检测操作中检测到的相位不稳定时段。

在一个实施例中，一种同步电路可以包括：第一延迟电路，其被配置为将第一时钟信号延迟根据第一延迟控制信号而变化的变化的延迟时间，并且被配置为输出所述第一延迟电路的经延迟的信号；第二延迟电路，其被配置为将所述第一延迟电路的输出信号延迟根据第二延迟控制信号而变化的变化的延迟时间，以及被配置为输出所述第二延迟电路的经延迟的信号以作为第二时钟信号；相位检测器，其被配置为通过检测所述第一时钟信号与所述第二时钟信号之间的相位差来产生相位检测信号；跳过时段信息生成电路，其被配置为通过根据所述相位检测信号执行相位不稳定时段检测操作来产生跳过时段信息；以及延迟控制信号生成电路，其被配置为根据所述跳过时段信息来调节所述第二延迟控制信号以使得在延迟时间调整操作中跳过在所述相位不稳定时段检测操作中检测到的相位不稳定时段。

在一个实施例中，一种用于操作同步电路的方法可以包括：确定所述同步电路的当前操作状态是否是加电序列；当所述当前操作状态是所述加电序列时，通过控制第二延迟电路来执行相位不稳定时段检测操作；将与在所述相位不稳定时段检测操作中检测到的相位不稳定时段相对应的所述第二延迟电路的单位延迟的数量储存为跳过时段信息；以及当所述当前操作状态不是所述加电序列时，通过控制第一延迟电路和所述第二延迟电路来执行延迟时间调整操作。可以根据所述跳过时段信息来控制所述第二延迟电路，以使得当执行所述延迟时间调整操作时跳过所述相位不稳定时段。

附图说明

图1示出了根据一个实施例的同步电路的配置。

图2示出了根据一个实施例的图1的粗延迟线的配置。

图3示出了根据一个实施例的图1的细延迟线的配置。

图4示出了根据一个实施例的图1的相位检测器的配置。

图5示出了根据一个实施例的图4的相位检测器的操作。

图6示出了根据一个实施例的图1的延迟控制电路的配置。

图7是示出根据一个实施例的同步电路的操作的流程图。

图8示出了根据一个实施例的图7的相位不稳定时段检测方法。

具体实施方式

在下文中，将通过实施例的示例参考附图在下面描述根据本公开的同步电路。

各种实施例可以针对能够提高其准确度和速度的同步电路。

图1示出了根据一个实施例的同步电路的配置。

如图1中所示，根据一个实施例的同步电路100可以包括可变延迟电路200、相位检测器300、延迟控制电路400和缓冲器500。

可变延迟电路200可以将第一时钟信号ICLK延迟根据延迟控制信号(即第一延迟控制信号CDC和第二延迟控制信号FDC)而变化的变化的延迟时间，并输出经延迟的信号以作为第二时钟信号FBCLK。

可变延迟电路200可以包括延迟电路，即第一延迟电路和第二延迟电路。

第一延迟电路可以包括粗延迟线(CDL)210，并且第二延迟电路可以包括细延迟线(FDL)220。

CDL 210可以被用于延迟时间调整操作的第一调整操作，即粗调操作。

FDL 220可以被用于延迟时间调整操作的第二调整操作，即细调操作，其可以具有比粗调操作更小的单位延迟时间。

CDL 210可以通过将第一时钟信号ICLK延迟变化的延迟时间来产生输出信号ICLKD，并且将输出信号ICLKD提供给FDL 220。

相位检测器300可以通过检测第一时钟信号ICLK与第二时钟信号FBCLK之间的相位差来产生相位检测信号PD。

延迟控制电路400可以接收加电信号PWRUP、第一时钟信号ICLK、相位检测信号PD和使能信号DLLEN，并产生延迟控制信号，即第一延迟控制信号CDC和第二延迟控制信号FDC。

在包括同步电路100的系统中，可以在每个预定时间间隔产生使能信号DLLEN。

具体地，在包括同步电路100的系统中，可以在加电序列和正常操作时段期间的每个预定时间间隔产生使能信号DLLEN。

延迟控制电路400可以在使能信号DLLEN的激活时段期间执行延迟时间调整操作。

延迟控制电路400可以根据相位检测信号PD来产生第一延迟控制信号CDC和第二延迟控制信号FDC以调整可变延迟电路200的延迟时间，以便执行延迟时间调整，即粗调和/或细调。

延迟控制电路400可以执行粗调，并且确定当粗锁定被检测到时粗调已经被完成。此外，延迟控制电路400可以执行细调，并且确定当细锁定被检测到时细调已经被完成。

延迟控制电路400可以确定相位检测信号PD是否转变，以便检测粗锁定或细锁定。

例如，当相位检测信号PD在粗调过程期间从'0'转变为'1'时，延迟控制电路400可以确定粗锁定被检测到。细锁定的检测可以以相同的方式来确定。

延迟控制电路400可以在将CDL 210的单位延迟的数量逐一增加的时候执行粗调，其中单位延迟被用于粗调。当粗锁定被检测到时，延迟控制电路400可以将CDL 210的单位延迟的数量减少一个，并且然后使用FDL 220的单位延迟来执行细调。

延迟控制电路400可以在根据相位检测信号PD执行延迟时间调整操作的时候执行相位不稳定时段检测操作。

延迟控制电路400可以执行调节延迟控制信号的操作，使得在延迟时间调节操作中跳过检测到的相位不稳定时段(即在相位不稳定检测操作中检测到的相位不稳定时段)。在下文中，该操作将被称为延迟跳过操作。

此时，延迟跳过操作可以包括调节第一延迟控制信号CDC和/或第二延迟控制信号FDC的操作，使得在延迟时间调整操作中跳过与被检测到的相位不稳定时段相对应的单位延迟(即，CDL 210的单位延迟和/或FDL 220的单位延迟)。

延迟控制电路400可以根据加电信号PWRUP来确定同步电路100(即包括同步电路100的系统)的加电序列。

延迟控制电路400可以根据加电信号PWRUP的边沿信息(上升沿或下降沿)来确定加电序列。

在加电序列的情况下(即，当当前操作状态是加电序列时)，延迟控制电路400可以在根据相位检测信号PD执行延迟时间调整操作的时候执行相位不稳定时段检测操作。

当当前状态不是加电序列时，延迟控制电路400可能不执行相位不稳定时段检测操作，而使用先前的相位不稳定时段检测操作的结果来执行延迟跳过操作。在一个实施例中，延迟控制电路400可以在执行延迟跳过操作之前执行相位不稳定时段检测操作。

相位不稳定时段检测操作可以包括多个相位检测操作集合(sets)。

可以通过根据相位检测操作集合的顺序不同地设置或增加可变延迟电路200的延迟时间来执行多个相位检测操作集合。例如，当多个相位检测操作集合被执行时，可以针对相位检测操作集合中的每一个来不同地设置可变延迟电路200的延迟时间。

每个相位检测操作集合可以包括在可变延迟电路200的延迟时间被固定的时候执行的多个相位检测。

缓冲器500可以接收第二时钟信号FBCLK，并且将接收到的信号输出为延迟锁定环(DLL)时钟信号DLLCLK。

图2示出了根据一个实施例的图1的CDL的配置。

如图2中所示，CDL 210可以包括第一单位延迟(UD)211和多路复用器213。

第一单位延迟211可以将第一时钟信号ICLK顺序地延迟，并输出经延迟的信号。

第一单位延迟211可以被设计为具有相同的延迟时间。第一单位延迟211可以被配置为具有实质上相同的延迟时间。

多路复用器213可以根据第一延迟控制信号CDC来选择第一单位延迟211的输出信号中的任何一个，并且通过将第一时钟信号ICLK延迟变化的延迟时间来产生输出信号ICLKD。

图3示出了根据一个实施例的图1的FDL的配置。

如图3中所示，FDL 220可以包括第二单位延迟(UD)221和多路复用器223。

第二单位延迟221可以将CDL 210的输出信号ICLKD顺序地延迟，并输出经延迟的信号。

第二单位延迟221可以被设计为具有相同的延迟时间。第二单位延迟221可以被配置为具有实质上相同的延迟时间。

多路复用器223可以根据第二延迟控制信号FDC来选择第二单位延迟221的输出信号中的任何一个，并且通过将CDL 210的输出信号ICLKD延迟变化的延迟时间来产生第二时钟信号FBCLK。

FDL 220的第二单位延迟221可以被设计为具有比CDL 210的第一单位延迟211更小的延迟时间。FDL 220的第二单位延迟221可以被配置为具有比CDL 210的第一单位延迟211更小的延迟时间。

图4示出了根据一个实施例的图1的相位检测器的配置。

如图4中所示，相位检测器300可以包括D触发器。

D触发器可以具有被配置为接收第二时钟信号FBCLK的输入端子和被配置为接收第一时钟信号ICLK的时钟端子。

D触发器可以根据第一时钟信号ICLK来锁存第二时钟信号FBCLK，并输出经锁存的信号以作为相位检测信号PD。

图5是示出根据一个实施例的图4的相位检测器的操作的波形图。

在图5中，顶部的波形表示第一时钟信号ICLK和第二时钟信号FBCLK的理想波形，并且底部的波形表示第一时钟信号ICLK和第二时钟信号FBCLK在上升沿时段中的实际波形。

如图5的底部所示，基于第一时钟信号ICLK和第二时钟信号FBCLK在上升沿时段中的波形的相位检测信号PD可能不被固定为'0'或'1'，而是可以具有'0'或'1'的任何值。因此，该时段可以被称为相位不稳定时段。

当可变延迟电路200的延迟时间被固定时，相位检测可以被执行多次，并且可以根据由多个相位检测产生的相位检测信号PD的值是否彼此一致来检测相位不稳定时段。

由于FDL 220的第二单位延迟221具有比CDL 210的第一单位延迟211更小的延迟时间，因此相位不稳定时段会减小细调的准确度和速度。

因此，根据本公开的一个实施例的同步电路100可以检测相位不稳定时段，并且执行延迟跳过操作以在延迟时间调整过程(例如，细调过程)中跳过检测到的相位不稳定时段，这可以使得有可能提高同步电路100的操作精度和速度。

图6示出了根据一个实施例的图1的延迟控制电路的配置。

如图6中所示，延迟控制电路400可以通过根据第一时钟信号ICLK和相位检测信号PD执行相位不稳定时段检测操作来产生用于延迟跳过操作的跳过时段信息SPI。

延迟控制电路400可以包括跳过时段信息生成电路410和延迟控制信号生成电路430。

跳过时段信息生成电路410可以通过根据第一时钟信号ICLK和相位检测信号PD执行相位不稳定时段检测操作来产生跳过时段信息SPI。在一个实施例中，跳过时段信息生成电路410可以通过执行多个相位检测操作集合来执行相位不稳定时段检测操作。

跳过时段信息生成电路410可以根据加电信号PWRUP来将跳过时段信息SPI的值复位。

跳过时段信息生成电路410可以包括移位寄存器411、逻辑门412、计数器413和寄存器414。

移位寄存器411可以将相位检测信号PD顺序地移位，并输出经移位的信号。

移位寄存器411可以根据加电信号PWRUP来将移位寄存器411的输出信号复位。

逻辑门412可以对移位寄存器411的输出信号执行XOR运算。逻辑门412可以输出XOR运算的结果。

计数器413可以通过对逻辑门412的输出信号进行计数来产生相位不稳定时段计数信号USTCNT。

计数器413可以根据加电信号PWRUP来将相位不稳定时段计数信号USTCNT复位。

寄存器414可以储存相位不稳定时段计数信号USTCNT，并输出所存储的信号以作为跳过时段信息SPI。

寄存器414可以根据加电信号PWRUP来将跳过时段信息SPI复位。

延迟控制信号生成电路430可以执行粗调，并且确定当粗锁定被检测到时粗调已经完成。此外，延迟控制信号生成电路430可以执行细调，并且确定当细锁定被检测到时细调已经完成。

延迟控制信号生成电路430可以接收第一时钟信号ICLK、加电信号PWRUP、相位检测信号PD、跳过时段信息SPI和使能信号DLLEN，并产生第一延迟控制信号CDC和第二延迟控制信号FDC。

延迟控制信号生成电路430可以根据跳过时段信息SPI来执行延迟跳过操作。

延迟控制信号生成电路430可以在使能信号DLLEN在加电序列中被激活时不同地设置多个相位检测操作集合的延迟时间，并且调节第一延迟控制信号CDC和第二延迟控制信号FDC以使得相应相位检测操作集合的延迟时间可以均衡地被保持。例如，当使能信号DLLEN在加电序列中被激活时，可以通过经由延迟控制信号生成电路430将包括FDL 220的第二延迟电路的延迟时间设置为第一延迟时间来执行第一相位检测操作集合，并且然后可以通过经由延迟控制信号生成电路430将包括FDL 220的第二延迟电路的延迟时间设置为第二延迟时间来执行第二相位检测操作集合。此外，例如，第一相位检测操作集合可以包括在经由由延迟控制信号生成电路430调节的第二延迟控制信号FDC将包括FDL 220的第二延迟电路的延迟时间固定为第一延迟时间的时候执行的多个相位检测，并且第二相位检测操作集合可以包括在经由由延迟控制信号生成电路430调节的第二延迟控制信号FDC将包括FDL 220的第二延迟电路的延迟时间固定为第二延迟时间的时候执行的多个相位检测。

当使能信号DLLEN在除了加电序列时段之外的其他时段中被激活时，延迟控制信号生成电路430可以通过将跳过时段信息SPI加到第二延迟控制信号FDC的初始值上来执行延迟跳过操作。

在一个实施例中，延迟控制电路400可以包括跳过时段信息生成电路410和延迟控制信号生成电路430，并且跳过时段信息生成电路410可以包括移位寄存器411、逻辑门412、计数器413和寄存器414。然而，这仅是示例配置，并且延迟控制信号生成电路430可以用状态机实现，或者整个延迟控制电路400可以用状态机实现。

在下文中，将描述根据本公开的一个实施例的同步电路的操作。

图7是示出根据一个实施例的同步电路的操作的流程图，而图8示出了根据一个实施例的图7的相位不稳定时段检测方法。

参考图7，在步骤S1中，当使能信号DLLEN被激活时，同步电路100可以确定当前状态是否是加电序列。

加电序列的确定可以根据加电信号PWRUP的边沿信息(上升沿或下降沿)来执行。

当步骤S1的确定结果指示当前状态是加电序列时，同步电路100可以在步骤S2中执行相位不稳定时段检测操作。

参考图8，在检测到粗锁定之后，相位不稳定时段检测操作可以包括在通过控制图2的FDL 220而执行的细调过程中的多个相位检测操作集合。

在第一相位检测操作集合PDOSET期间，在FDL 220的延迟时间被固定从而不改变第二单位延迟221的时候[例如，UD(FDL)←固定]，相位检测可以被执行N次(例如，五次)。

当N(例如，五)个相位检测信号PD的值彼此一致时(即，当所有值都是'0'或都是'1'时)，对应的时段可以被确定为相位稳定时段。

当N(例如，五)个相位检测信号PD的值彼此一致时，图6的逻辑门412可以输出低电平信号。因此，相位不稳定时段计数信号USTCNT的值可能不会增加，而是保持在预设值(例如，'0')。

然后，FDL 220的延迟时间可以增加一个步长(step)[例如，UD(FDL)←UD+1]，即第二单位延迟221可以被改变。在该状态被保持时，相位检测可以被执行N次(例如，五次)以执行第二相位检测操作集合。

当N(例如，五)个相位检测信号PD的值中的任何一个具有不同的值时，对应的时段可以被确定为相位不稳定时段。在一个实施例中，当N(例如，五)个相位检测信号PD的值中的任何一个具有不同的值时，对应的相位检测操作集合被跳过时段信息生成电路410检测为相位不稳定时段。

当N(例如，五)个相位检测信号PD中的任何一个具有不同的值时，图6的逻辑门412可以输出高电平信号。因此，相位不稳定时段计数USTCNT可以增加。

在重复相位检测操作集合直到检测到相位稳定时段之后，同步电路100可以完成相位不稳定时段检测操作。

然后，在步骤S3中，同步电路100可以将与检测到的相位不稳定时段相对应的第二单位延迟221的数量(例如，UD的数量)储存为跳过时段信息SPI。

例如，当检测到M个相位不稳定时段时，它可以指示在相位不稳定期间第二单位延迟221的数量增加了M[例如，增加了UD(FDL)X M]。

在这种情况下，图6的相位不稳定时段计数信号USTCNT可以具有与'M'相对应的值，并且寄存器414可以储存相位不稳定时段计数信号USTCNT的值，并输出所储存的值以作为跳过时段信息SPI。

当步骤S1的确定结果指示当前状态不是加电序列时，同步电路100可以在步骤S4中执行正常延迟时间调整操作(即粗调)，并确定粗锁定是否被检测到。

当步骤S4的确定结果指示粗锁定被检测到时，同步电路100可以在步骤S5中将FDL220中的第二单位延迟221的初始数量增加跳过时段信息SPI[例如，细调过程的初始UD←UD+SPI]。

然后，在步骤S6中，同步电路100可以执行细调以确定细锁定是否被检测到。

当步骤S6的确定结果指示细锁定被检测到时，同步电路100可以确定细调已经完成，并且结束操作。

如上所述，根据本公开的一个实施例的同步电路100可以跳过与细调的初始阶段的相位不稳定时段相对应的第二单位延迟221，并选择与下一相位稳定时段相对应的第二单位延迟221以便开始细调。

因此，与当通过将第二单位延迟221的数量逐一增加而开始细调时相比，同步电路100可以更快地完成延迟时间调整操作。此外，由于相位不稳定时段被跳过，因此延迟时间调整操作可以更精确地被执行。

虽然上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例。因此，不应基于所描述的实施例来限制在此描述的数据储存装置的操作方法。