具体实施方式

在下文中，将参照附图描述本发明构思的示例性实施例。

在根据本发明构思的示例性实施例的多相时钟发生器、包括该多相时钟发生器的存储器装置、以及生成该存储器装置的多相时钟的方法中，从延迟锁定环(DLL)的输出生成90度相位时钟，生成的90度相位时钟的占空比和DLL的占空比被补偿，并且通过相位分离生成多相时钟。

图1是根据本发明构思的示例性实施例的多相时钟发生器100的示意框图。

参照图1，多相时钟发生器100包括时钟缓冲器(CLK BUF)110

(例如，缓冲器电路)、第一可变延迟线(VDL1)120、延迟线控制器(VDL CNTL)124(例如，控制电路)、相位检测器(PD)127(例如，相位检测电路)、复制器128、固定延迟线(FDL)130、第二可变延迟线(VDL2)140、相位控制器(PHASE CNTL)144(例如,控制电路)、时钟树(CLK TREE)150、第一分相器(PS1)161、第二分相器(PS2)162、第一占空比检测器(DCD1)163(例如，检测器电路)、第二占空比检测器(DCD2)164(例如，检测器电路)和输出缓冲器(DOUT)170(例如，缓冲器电路)。

多相时钟发生器100接收输入时钟CK(例如，时钟信号)，从输入时钟CK生成参考时钟DLLIN_CK，并且将参考时钟DLLIN_CK的频率分频以生成彼此具有90度相位差的第一分频时钟至第四分频时钟PDLL0、PDLL90、PDLL180和PDLL270。

时钟缓冲器(CLK BUF)110可以缓冲输入时钟CK以生成参考时钟DLLIN_CK。

第一可变延迟线(VDL1)120从时钟缓冲器110接收参考时钟DLLIN_CK并且根据第一相位差或第一占空比误差来延迟参考时钟DLLIN_CK以输出延迟时钟DLL_CK0。第一相位差可以包括参考时钟DLLIN_CK与固定延迟线130的第一相位延迟时钟DLL_CK0D之间的相位差。第一占空比误差可以是第一分频时钟PDLL0与第三分频时钟PDLL180之间的占空比误差。然而，第一相位差和第一占空比误差不限于此。

在实施例中，延迟线控制器(VDL CNTL)124根据与相位差相对应的码值来控制第一可变延迟线120。例如，延迟线控制器124可以根据码值确定构成第一可变延迟线120的延迟单元的开/关，以控制参考时钟DLLIN_CK的延迟。

相位检测器(PD)127检测反馈时钟FBCLK与参考时钟DLLIN_CK之间的相位。

复制器128可以具有与延迟参考时钟DLLIN_CK的时钟路径基本相同的延迟量。在实施例中，复制器128将通过它的信号延迟与第一可变延迟线(VDL1)120延迟参考时钟DLLIN_CK的量相同的量。在示例性实施例中，复制器128由延迟电路实现。

固定延迟线(FDL)130从第一可变延迟线120接收延迟时钟DLL_CK0，并且输出第一相位延迟时钟DLL_CK0D。

第二可变延迟线(VDL2)140从第一可变延迟线120接收延迟时钟DLL_CK0，并且根据与第二相位差相对应的相位控制码值或第二占空比误差输出第二相位延迟时钟DLL_CK90。在实施例中，相位控制码值是与延迟时钟DLL_CK0与第二相位延迟时钟DLL_CK90之间的相位差相对应的值，并且第二占空比误差是第二分频时钟PDLL90和第四分频时钟PDLL270之间的占空比误差。然而，第二相位差和第二占空比误差不限于此。

相位控制器(PHASE CNTL)144输出与延迟时钟DLL_CK0和第二相位延迟时钟DLL_CK90之间的相位差相对应的相位控制码值。

时钟树(CLK TREE)150接收第一相位延迟时钟DLL_CK0D和第二相位延迟时钟DLL_CK90。第一相位延迟时钟DLL_CK0D和第二相位延迟时钟DLL_CK90可以通过内部路径在半导体存储器装置内发送。时钟树150将第一相位延迟时钟DLL_CK0D输出到第一分相器(PS1)161，并且将第二相位延迟时钟DLL_CK90输出到第二分相器(PS2)162。

第一分相器(PS1)161接收第一相位延迟时钟DLL_CK0D，并且对第一相位延迟时钟DLL_CK0D执行相位分离，以输出第一分频时钟PDLL0和第三分频时钟PDLL180。

第二分相器(PS2)162接收第二相位延迟时钟DLL_CK90，并且对第二相位延迟时钟DLL_CK90进行相位分离，以输出第二分频时钟PDLL90和第四分频时钟PDLL270。

第一占空比检测器(DCD1)163被配置为检测第一分频时钟PDLL0与第三分频时钟PDLL180之间的第一占空比误差。

第二占空比检测器(DCD2)164被配置为检测第二分频时钟PDLL90与第四分频时钟PDLL270之间的第二占空比误差。

输出缓冲器170可以缓冲从第一分相器161和第二分相器162输出的具有不同相位的第一分频时钟至第四分频时钟PDLL0、PDLL90、PDLL180和PDLL270，并且可以向外部输出缓冲的第一分频时钟至第四分频时钟PDLL0、PDLL90、PDLL180和PDLL270。

多相时钟(例如，4相位时钟)用于解决存储器装置的内部带宽限制。这种多相时钟之间的偏移需要校正。先前的多相时钟发生器包括占据较大的面积并消耗大量的功率的复杂的多相检测器。

根据本发明构思的示例性实施例的多相时钟发生器100被配置为校正零分频时钟的占空比以补偿0度和180度之间的偏移，并且使用延迟锁定环(DLL)来校正相位差以补偿0度和90度之间的偏移。因此，多相时钟发生器100可以减少功耗并且可以用不太复杂的结构来实现。

根据本发明构思的示例性实施例的第一可变延迟线120和第二可变延迟线140中的每一个均包括粗略延迟线和精细延迟线。

图2是图1所示的第一可变延迟线120和第二可变延迟线140的详细框图。参照图2，第一可变延迟线120包括第一粗略延迟线(COARSE DL1)121、第一精细延迟线(FINE DL1)122和第一占空比校正电路(DCC1)123。

在实施例中，第一粗略延迟线(COARSE DL1)121使用串联的第一粗略延迟单元来延迟参考时钟DLLIN_CK。可以根据第一粗略码CC1来打开/关闭第一粗略延迟单元中的每一个。例如，根据第一粗略码CC1打开的延迟单元具有第一粗略延迟量。根据第一粗略码CC1打开的延迟单元可以被旁路。

在实施例中，第一精细延迟线(FINE DL1)122使用第一精细延迟单元延迟从第一粗略延迟线121输出的时钟。第一精细延迟单元中的每一个可以根据第一精细码FC1被打开/关闭。例如，根据第一精细码FC1打开的延迟单元具有第一精细延迟量。根据第一精细码FC1打开的延迟单元可以被旁路。

在示例性实施例中，相位检测器(PD)127检测参考时钟DLLIN_CK和反馈时钟FBCLK之间的第一相位差。延迟线控制器124可以包括粗略延迟线控制器(CDL CNTL)125和精细延迟线控制器(FDL CNTL)126。粗略延迟线控制器125生成与第一相位差相对应的第一粗略码CC1。精细延迟线控制器126生成与第一相位差相对应的第一精细码PC1。

第一占空比校正电路(DCC1)123根据第一占空比误差控制从第一精细延迟线122输出的时钟。可以从第一占空比检测器(DCD1)163输出第一占空比误差。在实施例中，从第一占空比校正电路123输出的延迟时钟DLL_CK0被发送到固定延迟线130和第二可变延迟线140。

继续参照图2，第二可变延迟线140包括第二粗略延迟线(COARSE DL2)141、第二精细延迟线(FINE DL2)142和第二占空比校正电路(DCC2)143。

在实施例中，第二粗略延迟线(COARSE DL2)141使用串联的第二粗略延迟单元来延迟延迟时钟DLL_CK0。在实施例中，第二粗略延迟单元中的每一个根据第二粗略码CC2被打开/关闭。

第二精细延迟线(FINE DL2)142使用第二精细延迟单元延迟从第二粗略延迟线141输出的时钟。在实施例中，第二精细延迟单元中的每一个根据第二精细码FC2被打开/关闭。

在示例性实施例中，相位控制器(PHASE CNTL)144生成与延迟时钟DLL_CK0和从第二精细延迟线142输出的时钟之间的第二相位差相对应的第二粗略码CC2和第二精细码FC2。

第二占空比校正电路(DCC2)143根据第二占空比误差控制从第二精细延迟线142输出的时钟。可以从第二占空比检测器(DCD2)164输出第二占空比误差。在实施例中，从第二占空比校正电路143输出的第二相位延迟时钟DLL_CK90被发送到时钟树150(见图1)。

图3是示出根据本发明构思的示例性实施例的多相时钟发生器100的操作方法的流程图。参照图1至图3，下面将描述多相时钟发生器100的操作。

为了便于描述，将假设多相时钟发生器100被安装在存储器装置中。在存储器装置加电期间，多相时钟发生器100开始操作(S110)。

多相时钟发生器100接收输入时钟CK，并且使用输入时钟CK开始延迟锁定环(DLL)操作(S120)。可以通过以下步骤来执行DLL操作：第一可变延迟线(VDL1)120延迟参考时钟DLLIN_CK；可变延迟线控制器(VDL CNTL)124根据第一相位差确定第一可变延迟线120的延迟量；相位检测器(PD)127检测参考时钟DLLIN_CK与反馈时钟FBCLK之间的第一相位差；以及复制器128将第一相位延迟时钟DLL_CK0D延迟预定值以输出反馈时钟FBCLK。DLL操作可以包括粗略锁定操作和精细锁定操作。

根据第一相位差执行粗略锁定操作(S130)。然后，确定粗略锁定操作是否完成(S140)。当粗略锁定操作没有完成时，流程前进到S130。

当粗略锁定操作完成时，在参考时钟DLLIN_CK的延迟路径上执行第一占空比误差校正操作(例如，DCC0)和精细锁定操作(S150)。然后由相应的分相器执行相位分离(S160)。可以与第一占空比误差校正操作或精细锁定操作同时执行相位分离。例如，参考时钟DLLIN_CK、参考时钟DLLIN_CK的延迟时钟DLL_CK0、或者延迟时钟DLL_CK0的第一相位延迟时钟DLL_CK0D和第二相位延迟时钟DLL_CK90可以分别由其分相器进行相位分离。在具有相位的分相分频时钟(例如，PDLL90和PDLL270)之间执行第二占空比误差校正操作(例如，DCC90)(S170)。

在示例性实施例中，相位分离还可以包括：通过固定延迟线(FDL)130(见图1)将延迟时钟DLL_CK0输出为第一相位延迟时钟DLL_CK0D，通过可变延迟线(VDL2)140(见图1)从延迟时钟DLL_CK0生成第二相位延迟时钟DLL_CK90，对第一相位延迟时钟DLL_CK0D进行相位分离以生成第一分频时钟PDLL0和第三分频时钟PDLL180，以及对第二相位延迟时钟DLL_CK90进行相位分离以生成第二分频时钟PDLL90和第四分频时钟PDLL270。在示例性实施例中，第一相位延迟时钟DLL_CK0D与延迟时钟DLL_CK0具有相同的相位，并且第二相位延迟时钟DLL_CK90是通过将延迟时钟DLL_CK0相移90度而获得的。

在示例性实施例中，从时钟树150(见图1)接收第一相位延迟时钟DLL_CK0D和第二相位延迟时钟DLL_CK90并且由时钟树150输出第一相位延迟时钟DLL_CK0D和第二相位延迟时钟DLL_CK90的步骤也可以包括在图3的方法中。

图4是示出图3所示的DLL操作的开始的时序图。

将参照图4描述DLL操作开始的初始时序。如图4所示，参考时钟DLLIN_CK和反馈时钟FBCLK处于解锁状态。可以开始DLL操作以将反馈时钟FBCLK锁定到参考时钟DLLIN_CK。

在示例性实施例中，延迟时钟DLL_CK0、第一相位延迟时钟DLL_CK0D和第二相位延迟时钟DLL_CK90在初始状态下是相同的。例如，延迟时钟DLL_CK0、第一相位延迟时钟DLL_CK0D和第二相位延迟时钟DLL_CK90的从逻辑低到逻辑高的初始转变可以基本上同时发生。

在示例性实施例中，第一分频时钟PDLL0和第三分频时钟PDLL180由分相器进行相位分离以具有彼此相反的相位。类似地，第二分频时钟PDLL90和第四分频时钟PDLL270由分相器进行相位分离以具有彼此相反的相位。

图5是图3所示的粗略锁定操作的时序图。参照图5，在预定时间之后，第一分频时钟至第四分频时钟PDLL0、PDLL90、PDLL180和PDLL270被输出，同时通过粗略锁定操作，第一分频时钟至第四分频时钟PDLL0、PDLL90、PDLL180和PDLL270在同一时间点具有不同的相位。

图6是根据本发明构思的示例性实施例的在执行占空比误差校正操作时的相移操作的时序图。参照图6，在0度和180度之间检测到占空比误差，并且可以根据检测到的占空比误差来执行占空比误差校正操作。可以与占空比误差校正操作同时执行90度相移操作。

如图6所示，可以通过对第一相位延迟时钟DLL_CKD0执行90度相移操作来生成第二相位延迟时钟DLL_CK90。另外，第一分频时钟PDLL0可以被相移90度以生成第二分频时钟PDLL90。

在图1至图6中，复制器128(例如，电路)反馈从固定延迟线(FDL)130输出的第一相位延迟时钟DLL_CK0D，以执行DLL操作。然而，本公开的实施例不限于此。根据实施例的复制器反馈第一可变延迟线120的输出时钟，以执行DLL操作。

图7是根据本发明构思的示例性实施例的多相时钟发生器100a的框图。参照图7，多相时钟发生器100a包括时钟缓冲器110、第一可变延迟线120、延迟线控制器124、相位检测器127、复制器128a(例如，电路)、固定延迟线130a、第二可变延迟线140a、相位控制器144a、时钟树150a、第一分相器161a、第二分相器162a、第一占空比检测器163、第二占空比检测器164和输出缓冲器170。

如图7所示，与图1所示的多相时钟发生器100相比，多相时钟发生器100a包括：接收来自第一可变延迟线120的反馈的复制器128a、连接到第一可变延迟线120的时钟树150a、延迟时钟树150a的延迟时钟DLL_CK0的固定延迟线130a、控制时钟树150a的延迟时钟DLL_CK0的相位的第二可变延迟线140a、以及控制第二可变延迟线140a的相位控制器144a。

图8是示出根据本发明构思的示例性实施例的由多相时钟发生器生成多相时钟的过程的示意框图。参照图8，在执行DLL操作的同时，参考时钟REF CLK可以通过相移和相位分离被分频为具有不同相位的四个相位时钟。外部接收的单相时钟可以通过DLL操作、相移操作或相位分离操作被分频为四个相位时钟。

在示例性实施例中，在相移时段中，可以从DLL时钟(例如，图1的DLL_CK0)分离出第一相位时钟(例如，图1的DLL_CK0D)和第二相位时钟(例如，图1的DLL_CK90)。DLL时钟可以是通过在参考时钟REF CLK的时钟路径上执行DLL操作而输出的时钟。

在示例性实施例中，在相位分离时段中，从第一相位时钟相位分离出第一相位时钟(例如，图1的PDLL0)和第三相位时钟(例如，图1的PDLL180)，并且从第二相位时钟相位分离出第二相位时钟(例如，图1的PDLL90)和第四相位时钟(例如，图1的PDLL270)。

在示例性实施例中，在第一相位时钟和第三相位时钟之间执行与占空比误差相对应的占空比误差校正。在示例性实施例中，在第二相位时钟和第四相位时钟之间执行与占空比误差相对应的占空比误差校正。

根据示例性实施例的多相时钟发生器可以应用于存储器装置。

图9是根据本发明构思的示例性实施例的存储器装置200的框图。参照图9，存储器装置200包括存储器单元阵列210、行解码器220、列解码器230、读出放大器电路240、地址寄存器250、存储体控制逻辑252、刷新计数器254、行地址多路复用器(RA MUX)256、列地址锁存器(CA LATCH)258、控制逻辑260、修复控制电路266、时序控制电路264、输入/输出(I/O)门控电路270、纠错电路280、数据输入/输出(I/O)缓冲器282和PBT电路290。

存储器单元阵列210可以包括第一存储体211至第八存储体218。然而，存储器单元阵列210的存储体的数量不限于此。

行解码器220可以包括分别连接到第一存储体211至第八存储体218的第一存储体行解码器221至第八存储体行解码器228。

列解码器230可以包括分别连接到第一存储体211至第八存储体218的第一存储体列解码器231至第八存储体列解码器238。

读出放大器电路240可以包括分别连接到第一存储体211至第八存储体218的第一存储体读出放大器241至第八存储体读出放大器248。

第一存储体211至第八存储体218、第一存储体行解码器221至第八存储体行解码器228、第一存储体列解码器231至第八存储体列解码器238、第一存储体读出放大器241至第八存储体读出放大器248可以分别构成第一存储体至第八存储体。第一存储体211至第八存储体218中的每一个可以包括在字线WL和位线BL的交叉处形成的多个存储器单元MC。

地址寄存器250可以从外部存储器控制器接收并存储具有存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器250可以将接收到的存储体地址BANK_ADDR提供给存储体控制逻辑252，可以将接收到的行地址ROW_ADDR提供给行地址多路复用器256，并且可以将接收到的列地址COL_ADDR提供给列地址锁存器258。

存储体控制逻辑252可以响应于存储体地址BANK_ADDR生成存储体控制信号。在第一存储体行解码器221至第八存储体行解码器228中，与存储体地址BANK_ADDR相对应的存储体行解码器可以响应于存储体控制信号被激活。在第一存储体列解码器231至第八存储体列解码器238中，与存储体地址BANK_ADDR相对应的存储体列解码器可以响应于存储体控制信号被激活。

行地址多路复用器256可以从地址寄存器250接收行地址ROW_ADDR，并且可以从刷新计数器254接收刷新行地址REF_ADDR。行地址多路复用器256可以选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址多路复用器256输出的行地址RA可以被应用于第一存储体行解码器221至第八存储体行解码器228中的每一个。

在第一存储体行解码器221至第八存储体行解码器228中，由存储体控制逻辑252激活的存储体行解码器可以对从行地址多路复用器256输出的行地址RA进行解码，以激活与行地址相对应的字线。例如，被激活的存储体行解码器可以将字线驱动电压施加到与行地址相对应的字线。另外，被激活的存储体行解码器可以激活与行地址相对应的字线，并且可以同时激活与从修复控制电路266输出的冗余行地址相对应的冗余字线。

列地址锁存器258可以从地址寄存器250接收列地址COL_ADDR，并且可以临时存储接收到的列地址COL_ADDR。另外，列地址锁存器158可以在突发模式下递增地增加接收到的列地址COL_ADDR。列地址锁存器258可以将临时存储的或递增地增加的列地址COL_ADDR应用于第一存储体列解码器231至第八存储体列解码器238中的每一个。

在第一存储体列解码器231至第八存储体列解码器238中，由存储体控制逻辑252激活的存储体列解码器可以通过输入/输出门控电路270来激活与存储体地址BANK_ADDR和列地址COL_ADDR相对应的读出放大器。另外，被激活的存储体列解码器可以响应于从修复控制电路266输出的列修复信号CRP来执行列修复操作。

控制逻辑260可以控制存储器装置200的操作。例如，控制逻辑260可以生成控制信号，使得存储器装置200执行写操作或读操作。控制逻辑260可以包括对从存储器控制器接收到的命令CMD进行解码的命令解码器261、和设置存储器装置200的操作模式的模式寄存器组262。

例如，命令解码器261可以对写使能信号/WE、行地址选通信号/RAS、列地址选通信号/CAS和芯片选择信号/CS进行解码，以生成与命令CMD相对应的操作控制信号ACT、PCH、WE和RD。控制逻辑260可以将操作控制信号ACT、PCH、WE和RD提供给时序控制电路264。操作控制信号ACT、PCH、WR和RD可以包括有效信号ACT、预充电信号PCH、写信号WR和读信号RD。时序控制电路264可以响应于操作控制信号ACT、PCH、WR和RD生成用于控制字线WL的电压电平的第一控制信号CTL1和用于控制位线BL的电压电平的第二控制信号CTL2，并且可以将第一控制信号CTL1和第二控制信号CTL2提供给存储器单元阵列210。

修复控制电路266可以根据地址ADDR(或访问地址)的行地址ROW_ADDR和列地址COL_ADDR以及字线中的每一条的熔丝信息，来生成用于控制存储体当中的至少一个存储体的第一单元区域和第二单元区域的修复操作的修复控制信号CRP和SRP。修复控制电路266可以向对应的存储体行解码器提供冗余行地址，可以向对应的存储体列解码器提供列修复信号CRP，并且可以向与对应的冗余阵列块相关联的块控制电路提供选择信号和使能信号SRA。另外，修复控制电路266可以响应于在模式寄存器组262中存储的hPPR模式下的地址ADDR，生成hPPR字线激活信号。此外，修复控制电路266可以响应于在模式寄存器组1262中存储的sPPR模式下的地址ADDR，生成sPPR字线激活信号sPPR_WL_EN。此外，修复控制电路266可以在sPPR_OFF模式下关闭sPPR逻辑，并且可以生成正常字线激活信号以访问先前的数据。在示例性实施例中，修复控制电路266根据地址ADDR和熔丝信息来改变修复单元。例如，修复控制电路266可以改变地址ADDR和熔丝信息的类型和数量。

输入/输出门控电路270可以包括多个输入/输出门电路。多个输入/输出门电路中的每一个可以包括用于对输入/输出数据进行门控的电路，并且还可以包括输入数据掩码逻辑、用于存储从第一存储体211至第八存储体218输出的数据的数据锁存器、以及用于将数据写入到第一存储体211至第八存储体218的写驱动器。

纠错电路280可以根据在写操作中从数据输入/输出缓冲器282提供的数据DQ的数据位来生成奇偶校验位，并且可以将包括数据DQ和奇偶校验位的码字CW提供给输入/输出门控电路270，并且输入/输出门控电路270可以将码字CW写入存储体。而且，纠错电路280可以在读操作中从输入/输出门控电路270接收从单个存储体读取的码字CW。在实施例中，纠错电路280使用在读取的码字CW中包括的奇偶校验位对数据DQ执行ECC解码，以校正在数据DQ中包括的至少一个错误位，并且将至少一个校正后的错误位提供给数据输入/输出缓冲器282。

在示例性实施例中，在第一存储体211至第八存储体218中的一个中要读取的码字CW由与这一个存储体相对应的读出放大器读出，并且被存储在数据锁存器中。在由纠错电路280执行ECC解码之后，可以将在数据锁存器中存储的码字CW通过数据输入/输出缓冲器282提供给存储器控制器。在由纠错电路280执行ECC编码之后，可以通过写驱动器将要写入第一存储体211至第八存储体218中的一个的数据DQ写入这一个存储体。

数据输入/输出缓冲器282可以根据在写操作中从存储器控制器提供的时钟CLK将数据DQ提供给纠错电路280，并且可以在读操作中将从纠错电路280提供的数据DQ提供给存储器控制器。

在示例性实施例中，数据输入/输出缓冲器282包括在图1至图8中描述的多相时钟发生器(MPC)100(见图1)。外部接收的时钟可以被分频为多相时钟。可以使用这些分频时钟来执行数据输出操作。

PBT电路290可以对从外部接收到的测试数据和存储体中的每一个执行并行测试操作，可以在错误可校正时执行修复操作，并且可以根据结果输出结果值。另外，PBT电路290可以响应于测试通过信号PBTPASS认为存储体合格，而不管对应存储体的测试操作的结果值如何。在示例性实施例中，在并行位测试操作中，从模式寄存器组262输出测试通过信号PBTPASS。

存储器装置(例如，DRAM)可以对外部时钟进行分频，并且使用分频时钟来克服内部频率限制。例如，分频时钟可以包括四个相位。存储器装置的数据输出端子可以将分频时钟恢复到与接收到的外部时钟相同的频率。但是，当存储器装置使用多相时钟时，可能会在多个相位之间发生偏移。当分频时钟被恢复到与外部时钟相同的频率时，这种偏移可能会导致占空比误差。

根据本发明构思的示例性实施例的存储器装置200包括多相时钟发生器MPC，以将多个相位之间的相位关系精确地匹配到90度。本公开的多相时钟发生器MPC可以通过将分频时钟输入到占空比检测器DCC以补偿0度和180度之间的偏移(或者90度和270度之间的偏移)来校正分频时钟的占空比误差。另外，根据本公开的实施例的多相时钟发生器MPC可以使用90度相移以生成多相时钟来校正0度和90度之间的偏移。在这种情况下，可以使用环形振荡器来执行相移操作。

根据示例性实施例的存储器装置可以被实现为堆叠式存储器装置。

图10是根据本发明构思的示例性实施例的存储器芯片的透视图。参照图10，存储器芯片1000包括在垂直于衬底的方向上堆叠的第一存储器晶片1100至第三存储器晶片1300、以及硅通孔(TSV)。堆叠的存储器晶片的数量不限于图10所示的数量。例如，第一存储器晶片1100和第二存储器晶片1200可以是从晶片，并且第三存储器晶片1300可以是主晶片或缓冲晶片。

第一存储器晶片1100可以包括第一存储器单元阵列1110和用于访问第一存储器单元阵列1110的第一贯通电极区域1120。第二存储器晶片1200可以包括第二存储器单元阵列1210和用于访问第二存储器单元阵列1210的第二贯通电极区域1220。第一贯通电极区域1120可以指这样的区域，在该区域中，用于第一存储器晶片1100和第三存储器晶片1300之间的通信的贯通电极设置在第一存储器晶片1100中。类似地，第二贯通电极区域1220可以指这样的区域，在该区域中，用于第二存储器晶片1200和第三存储器晶片1300之间的通信的贯通电极设置在第二存储器晶片1200中。贯通电极可以在第一存储器晶片1100至第三存储器晶片1300之间提供电路径。

第一存储器晶片1100至第三存储器晶片1300可以通过贯通电极彼此电连接。例如，贯通电极的数量可以是数百至数千，并且贯通电极可以以矩阵形式设置。第三存储器晶片1300包括第一外围电路1310和第二外围电路1320。第一外围电路1310可以包括用于访问第一存储器晶片1100的电路，并且第二外围电路1320可以包括用于访问第二存储器晶片1200的电路。在示例性实施例中，第一外围电路1310和第二外围电路1320中的每一个可以通过图1至图9中描述的生成多相时钟的方法和存储器装置来实现。

根据示例性实施例的存储器装置可以应用于计算系统。

图11是根据本发明构思的示例性实施例的计算系统2000的框图。参照图11，计算系统2000包括至少一个易失性存储器模块(DIMM)2100、至少一个非易失性存储器模块(NVDIMM)2200和至少一个中央处理单元(CPU)2300。

计算系统2000可以用作多个装置之一，诸如计算机、便携式计算机、超移动个人计算机(UMPC)、工作站、数据服务器、上网本、个人数据助理(PDA)、网络平板电脑、无线电话、移动电话、智能手机、电子书、便携式多媒体播放器(PMP)、数码相机、数字录音机/播放器、数字图片/视频记录器/播放器、便携式游戏机、导航系统、黑匣子、3D电视、能够无线发送和接收信息的装置、可穿戴装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、射频识别(RFID)装置、或者构成计算系统的各种电子装置之一。

至少一个非易失性存储器模块2200可以包括至少一个非易失性存储器。在示例性实施例中，至少一个非易失性存储器可以包括NAND闪存、竖直NAND闪存(VNAND)、NOR闪存、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移转矩随机存取存储器(STT-RAM)或晶闸管随机存取存储器(TRAM)。

在本发明构思的示例性实施例中，易失性存储器模块2100和非易失性存储器模块2200中的至少一个被实现为执行图1至图9中描述的多相时钟生成操作。

在实施例中，易失性存储器模块2100和非易失性存储器模块2200可以根据DDRx接口(其中，x是1或更大的整数)连接到中央处理单元2300。

至少一个中央处理单元2300可以被实现为控制易失性存储器模块2100和非易失性存储器模块2200。在示例性实施例中，中央处理单元2300可以包括通用微处理器、多核处理器、数字信号处理器(DSP)、专用集成电路(ASIC)或者它们的组合。

根据示例性实施例的存储器装置可以应用于汽车系统。

图12是根据本发明构思的示例性实施例的车辆电子系统3000的框图。参照图12，车辆电子系统3000包括至少一个电子控制单元(ECU)3100、存储器装置3200、动态范围传感器(DVS)3300、显示装置3400和通信处理器3500。

电子控制单元(ECU)3100可以被实现为控制整体操作。ECU 3100可以处理从DVS3300接收的图像数据。ECU 3100可以包括神经处理单元(NPU)。NPU可以将从DVS 3300接收到的图像与学习模型进行比较，以快速得出用于驾驶的最佳图像。

存储器装置3200可以被实现为存储与NPU的操作相关联的学习模型。存储器装置3200可以包括易失性或非易失性存储器装置。例如，存储器装置3200可以包括DRAM或PRAM。特别地，存储器装置3200可以执行参照图1至图9描述的多相时钟生成操作。

动态范围传感器(DVS)3300可以被实现为感测车辆外部的环境。DVS 3300可以响应于光的相对强度的变化而输出事件信号。DVS 3300可以包括像素阵列和地址事件处理器，该像素阵列包括多个DVS像素。

显示装置3400可以被实现为显示由ECU 3100处理的图像或由通信处理器3500发送的图像。

通信处理器3500可以被实现为将处理后的图像发送到外部装置(例如，外部车辆)，或者从外部车辆接收图像。例如，通信处理器3500可以被实现为执行与外部装置的有线通信或无线通信。

此外，本公开的至少一个实施例可以应用于移动装置。

图13是根据本发明构思的示例性实施例的移动装置4000的框图。参照图13，移动装置4000包括应用处理器4100、至少一个DRAM(例如，4210、4220等)、至少一个存储装置4300、至少一个传感器4400、显示装置4500、音频装置4600、网络处理器4700和至少一个输入/输出(I/O)装置4800。例如，移动装置4000可以被实现为膝上型计算机、移动电话、智能电话、平板个人计算机(PC)或可穿戴计算机。

应用处理器4100可以被实现为控制移动装置4000的整体操作。应用处理器4100可以执行提供互联网浏览器、游戏和视频的应用。在示例性实施例中，应用处理器4100可以包括单核或多核。例如，应用处理器4100可以包括多核，诸如双核、四核或六核。在示例性实施例中，应用处理器4100还可以包括设置在其内部或外部的高速缓冲存储器。

应用处理器4100可以包括控制器(CNTL)4110、神经处理单元(NPU)4120和接口(IF)4130。在示例性实施例中，NPU 4120是可选的并且可以省略。

在示例性实施例中，应用处理器4100被实现为片上系统(SoC)。在片上系统(SoC)上驱动的操作系统的内核可以包括输入/输出(I/O)调度器和用于控制存储装置4300的装置驱动器。装置驱动器可以参考由输入/输出调度器管理的同步队列的数量来控制存储装置4300的访问性能，或者可以控制SoC内部的CPU模式或动态电压频率缩放(DVFS)水平。

DRAM 4210可以连接到控制器4110。DRAM 4210可以存储应用处理器4100的操作所需的数据。例如，DRAM 4210可以临时存储操作系统(OS)和应用数据，或者可以用作各种软件代码的执行空间。DRAM4220可以连接到NPU 4120。DRAM 4220可以存储与人工智能(AI)操作相关联的数据。

与I/O装置或闪存相比，DRAM 4210具有相对较高的等待时间和带宽(BW)。DRAM4210可以在移动装置4000的加电时间被初始化。当加载操作系统和应用数据时，DRAM 4210可以用作临时存储操作系统和应用数据的位置，或者用作执行各种软件代码的空间。移动系统可以执行多任务操作以同时加载多个应用，并且应用之间的切换和执行速度可以用作移动系统的性能指标或度量。

DRAM 4210和4220可以包括如图1至图9所述的多相时钟发生器，该多相时钟发生器接收单相时钟以生成多相时钟。

存储装置4300可以连接到接口4130。在示例性实施例中，接口4130可以使用以下各项当中的至少一种通信协议进行操作：双倍数据速率(DDR)、DDR2、DDR3、DDR4、低功率DDR(LPDDR)、通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC、外围组件互连(PCI)、非易失性存储器快速(NVMe)、PCI快速(PCIe)、附件串行(SATA)、小型计算机小型接口(SCSI)、串行连接的SCSI(SAS)、USB附接的SCSI(UAS)、互联网SCSI(iSCSI)、光纤通道和以太网光纤通道(FCoE)。在示例性实施例中，任何一个存储装置4300以嵌入式形式被包括在移动装置4000中。在示例性实施例中，任何一个存储装置4300以可移除方式被包括在移动装置4000中。

存储装置4300可以被实现为存储用户数据。例如，存储装置4300可以存储从传感器4400收集的数据或网络数据、增强现实(AR)/虚拟现实(VR)数据、以及高清(HD)4K内容。存储装置4300可以包括至少一个非易失性存储器装置。例如，存储装置4300可以包括固态驱动器(SSD)或嵌入式多媒体卡(eMMC)。

在示例性实施例中，存储装置4300可以被实现为应用处理器4100中的附加芯片，或者可以与应用处理器4100一起形成为单个封装件。在示例性实施例中，存储装置4300可以使用各种类型的封装件进行安装。例如，存储装置4300可以使用诸如以下的封装件进行安装：层叠封装件(PoP)、球栅阵列(BGA)、芯片级封装件(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装件(PDIP)、晶片直插式叠片封装件(die-in waffle pack)、晶片直插式晶圆形式、板上芯片(COB)、陶瓷双列直插式封装件(CERDIP)、塑料公制四方扁平封装件(MQFP)、薄型四方扁平封装件(TQFP)、小尺寸集成电路(SOIC)、收缩型小尺寸封装件(SSOP)、薄型小尺寸封装件(TSOP)、薄型四方扁平封装件(TQFP)、系统级封装件(SIP)、多芯片封装件(MCP)、晶圆级制造的封装件(WFP)、或晶圆级处理的堆叠封装件(WSP)。

传感器4400可以被实现为感测移动装置4000的外部环境。在示例性实施例中，传感器4400包括感测图像的图像传感器。在这种情况下，传感器4400可以将生成的图像信息发送到应用处理器4100。在示例性实施例中，传感器4400包括检测生物信息的生物传感器。例如，传感器4400可以检测指纹、虹膜图案、血管图案、心率或血糖，并且可以生成与感测到的信息相对应的感测数据。然而，传感器4400不限于图像传感器和生物传感器。例如，根据本公开的示例性实施例的传感器4400可以包括任意传感器，诸如照度传感器、声学传感器或加速度传感器。

显示装置4500可以被实现为输出数据。例如，显示装置4500可以输出使用传感器4400感测到的图像数据，或者可以输出使用应用处理器4100计算出的数据。音频装置4600可以被实现为将语音数据输出到外部实体或者感测外部语音。网络处理器4700可以被实现为通过有线或无线通信方法与外部装置通信。输入/输出装置4800可以被实现为向移动装置4000输入数据或者从移动装置4000输出数据。输入/输出装置4800可以包括提供数字输入和输出功能的装置，诸如通用串行总线(USB)、储存装置、数码相机、SD卡、触摸屏、DVD、调制解调器或网络适配器。

本公开的至少一个实施例可以应用于各种类型的计算系统(例如，CPU/GPU/NPU平台)。

图14是根据本发明构思的示例性实施例的计算系统5000的框图。参照图14，计算系统5000包括中央处理单元(CPU)5110，图形处理单元(GPU)5120(例如，加速器)，神经处理单元(NPU)，连接到系统总线5001的专用处理单元，连接到系统总线5001的存储器装置5210或存储装置5220，以及连接到扩展总线5002的输入/输出(I/O)装置5310、调制解调器5320、网络装置5330或存储装置5340。扩展总线5002可以通过扩展总线接口5003连接到系统总线5001。

在示例性实施例中，CPU 5110包括片上高速缓存5111，并且GPU5120包括片上高速缓存5121。NPU也可以包括片上高速缓存。在示例性实施例中，CPU 5110包括片外高速缓存5112，并且GPU 5120包括片外高速缓存5122。尽管在图14中未示出，但是NPU也可以包括片外高速缓存。在示例性实施例中，片外高速缓存5112可以通过不同的总线在内部连接到CPU5110、GPU 5120和NPU。在示例性实施例中，片上高速缓存/片外高速缓存包括诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的易失性存储器，或者诸如NAND闪存、相位随机存取存储器(PRAM)和电阻式随机存取存储器(RRAM)之类的非易失性存储器。

在示例性实施例中，主存储器5114和主存储器5124通过相应的存储器控制器5113和存储器控制器5123连接到CPU 5110和GPU5120。在实施例中，主存储器可以通过存储器控制器连接到NPU。在示例性实施例中，存储器5116和存储器5126可以通过相应的桥接器5115和桥接器5125连接到CPU 5110和GPU 5120。在实施例中，存储器可以通过桥接器连接到NPU。桥接器5115和桥接器5125(或NPU的桥接器)可以包括控制相应的存储器5116和存储器5126的存储器控制器。在示例性实施例中，桥接器5115和桥接器5125(或NPU的桥接器)中的每一个可以被实现为网络装置、无线网络装置、交换机、总线、云或光通道。

在示例性实施例中，存储器5124、5126包括GPU存储器。GPU存储器可以保持与GPU交互的命令和数据。可以从主存储器或储存装置中复制命令和数据。GPU存储器可以存储图像数据并且具有比存储器更高的带宽。GPU存储器可以将时钟与CPU分开。GPU可以在从GPU存储器读取图像数据并处理读取的图像数据之后将图像数据写入GPU存储器。GPU存储器可以被配置为加速图形处理。

在示例性实施例中，存储器5124和存储器5126包括NPU存储器。NPU存储器可以是用于存储与NPU交互的命令和数据的主存储器。可以从主存储器或储存装置中复制命令和数据。NPU存储器可以保持用于神经网络的权重数据。NPU存储器的带宽可以比存储器更高。NPU存储器可以将时钟与CPU分开。在训练期间，NPU可以在从NPU存储器读取权重数据并更新读取的权重数据之后将权重数据写入NPU存储器。NPU存储器可以配置为加速机器学习，例如神经网络训练和推理。

在示例性实施例中，存储器5114、5116、5124、5126和5210中的每一个可以被实现为执行图1至图9中描述的多相时钟生成操作的存储器芯片。

在示例性实施例中，主存储器包括诸如DRAM和SRAM之类的易失性存储器，或者诸如NAND闪存、PRAM和RRAM之类的非易失性存储器。主存储器具有比存储器5210和存储装置5220中的每一个更低的等待时间和更低的容量。

CPU 5110、GPU 5120或NPU可以通过系统总线5001访问存储器5210和存储装置5220。存储器5210可以由存储器控制器5211控制。存储器控制器5211可以连接到系统总线5001。存储装置5220可以由存储控制器5221控制。存储控制器5221可以连接到系统总线5001。

存储装置5220可以被实现为存储数据。存储控制器5221可以被实现为从存储装置5220读取数据并且将读取的数据发送到主机。存储控制器5221可以被实现为响应于主机请求而将发送的数据存储在存储装置5220中。存储装置5220和存储控制器5221中的每一个可以包括缓冲器，该缓冲器存储元数据、读取高速缓存以存储频繁访问的数据、或者存储高速缓存以提高写入效率。例如，写高速缓存可以接收并处理特定数量的写请求。存储装置5220可以包括诸如硬盘驱动器(HDD)之类的易失性存储器或者诸如NVRAM、SSD、SCM和新存储器之类的非易失性存储器。

本公开的至少一个实施例可以应用于数据服务器系统。

图15是应用了根据示例性实施例的存储器装置的数据中心7000的框图。参照图15，数据中心7000是用于收集各种类型的数据并提供服务的设施，并且也可以称为数据存储中心。数据中心7000可以是用于管理搜索引擎和数据库的系统，并且可以是在诸如银行的公司或诸如政府机构的组织中使用的计算系统。数据中心7000包括应用服务器7100至7100n和存储服务器7200至7200m。应用服务器7100至7100n的数量和存储服务器7200至7200m的数量可以根据示例性实施例而变化，并且应用服务器7100至7100n和存储服务器7200至7200m的数量可以彼此不同。

应用服务器7100包括至少一个处理器7110和至少一个存储器(MEM)7120。存储服务器7200包括至少一个处理器7210和至少一个存储器7220。作为示例，处理器7210可以控制存储服务器7200的整体操作并且可以访问存储器7220以运行在存储器7220中存储的命令和/或数据。存储器7220可以是双倍数据速率同步DRAM(DDR SDRAM)、高带宽存储器(HBM)、混合内存多维数据集(HMC)、双列直插式内存模块(DIMM)、Optane DIMM或非易失性DIMM(NVMDIMM)。

在存储服务器7200中包括的处理器7210和存储器7220的数量可以变化。在示例性实施例中，处理器7210和存储器7220提供处理器-存储器对。在示例性实施例中，处理器7210的数量和存储器7220的数量彼此不同。处理器7210可以包括单核处理器或多核处理器。存储服务器7200的描述可以类似地应用于应用服务器7100。在示例性实施例中，应用服务器7100不包括存储装置7150。存储服务器7200可以包括至少一个存储装置7250。根据示例性实施例，在存储服务器7200中包括的存储装置7250的数量可以变化。存储装置7150、7250、7150n和7150m中的至少一个可以被实现为对参考时钟进行分频并且将分频的参考时钟用作多相时钟，如图1至图8所示。

应用服务器7100至7100n和存储服务器7200至7200m可以通过网络7300相互通信。网络7300可以使用光纤通道(FC)或以太网来实现。FC可以是用于相对高速的数据传输的介质，并且可以采用光开关来提供高性能和/或高可用性。存储服务器7200至7200m可以被提供作为文件存储、块存储或对象存储，这取决于网络7300的访问方法。

在示例性实施例中，网络7300是存储区域网络(SAN)。例如，SAN可以是使用FC网络并根据FC协议(FCP)实现的FC-SAN。作为另一个示例，SAN可以是使用TCP/IP网络并根据TCP/IP上的SCSI或互联网SCSI(iSCSI)协议实现的IP-SAN。在示例性实施例中，网络7300是诸如TCP/IP网络的通用网络。例如，可以根据诸如以太网上的FC(FCoE)、网络附接储存装置(NAS)或结构上的NVMe(NVMe-oF)之类的协议来实现网络7300。

在下文中，将在集中于应用服务器7100和存储服务器7200的同时给出描述。应用服务器7100的描述可以应用于另一应用服务器7100n，并且存储服务器7200的描述可以应用于到另一存储服务器7200m。

应用服务器7100可以通过网络7300将由用户或客户端请求存储的数据存储在存储服务器7200至7200m中的一个中。此外，应用服务器7100可以通过网络7300从存储服务器7200到7200m中的一个获取由用户或客户端请求读取的数据。例如，应用服务器7100可以被实现为Web服务器或数据库管理系统(DBMS)。

应用服务器7100可以通过网络7300访问在另一个应用服务器7100n中包括的存储器7120n或存储装置7150n，或者可以通过网络7300访问在存储服务器7200至7200m中包括的存储器7220至7220m或存储装置7250至7250m。因此，应用服务器7100可以对在应用服务器7100至7100n和/或存储服务器7200至7200m中存储的数据执行各种操作。例如，应用服务器7100可以运行命令以在应用服务器7100至7100n和/或存储服务器7200至7200m之间移动或复制数据。在这种情况下，可以通过存储器7220至7220m将数据从存储服务器7200至7200m移动至存储装置7250至7250m，或者可以将数据直接移动至应用服务器7100至7100n的存储器7120至7120n。通过网络7300移动的数据可以是为了安全或隐私被加密的数据。

在存储服务器7200中，接口(NIC)7254可以提供处理器7210和控制器(CTRL)7251之间的物理连接，以及NIC 7240和控制器7251之间的物理连接。例如，接口7254可以通过直接附接储存装置(DAS)方法被实现，在该DAS方法中存储装置7250直接连接到专用电缆。另外，例如，接口7254可以以各种接口方式来实现，诸如高级技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机小型接口(SCSI)、串行附接的SCSI(SAS)、外围PCI组件互连(PCI Express)、PCIe(NV Express)、NVMe(NVM Express)、IEEE1394、通用串行总线(USB)、安全数字(SD)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、通用闪存(UFS)、嵌入式通用闪存(eUFS)或紧凑闪存(CF)卡接口。

存储服务器7200还可以包括开关7230和NIC 7240。在处理器7210的控制下，开关7230可以选择性地将处理器7210和存储装置7250彼此连接，或者可以选择性地将NIC 7240和存储装置7250彼此连接。

在示例性实施例中，NIC 7240可以包括网络接口卡或网络适配器。NIC 7240可以通过有线接口、无线接口、蓝牙接口或光接口连接到网络7300。NIC 7240可以包括内部存储器、DSP或主机总线接口，并且可以通过主机总线接口连接到处理器7210和/或开关7230。主机总线接口可以被实现为接口7254的上述示例之一。在示例性实施例中，NIC 7240可以与处理器7210、开关7230和存储装置7250中的至少一个集成。

在存储服务器7200至7200m或应用服务器7100至7100n中，处理器可以将数据发送到存储装置7150至7150n和7250至7250m，或者将命令发送到存储器7120至7120n和7220至7220m以对数据进行编程或读取数据。在这种情况下，可以通过纠错码(ECC)引擎对数据进行纠错。数据经过数据总线反转(DBI)或数据屏蔽(DM)，并且可以包括循环冗余码(CRC)信息。为了安全或隐私，可以对数据进行加密。

存储装置7150至7150m和7250至7250m可以响应于从处理器接收的读命令将控制信号和命令/地址信号发送到NAND闪存装置7252至7252m。因此，当从NAND闪存装置7252至7252m读取数据时，读使能信号RE可以被输入作为数据输出控制信号以用于向DQ总线输出数据。可以使用读使能信号RE来生成数据选通DQS。可以根据写使能信号WE的上升沿或下降沿将命令和地址信号锁存在页缓冲器中。

控制器7251可以控制存储装置7250的整体操作。在示例性实施例中，控制器7251包括静态随机存取存储器(SRAM)。控制器7251可以响应于写命令将数据写到NAND闪存装置7252，或者可以响应于读命令从NAND闪存装置7252中读取数据。例如，可以从存储服务器7200中的处理器7210、另一存储服务器7200m中的处理器7210m或应用服务器7100和7100n中的处理器7110和7110n提供写命令和/或读命令。DRAM 7253可以临时存储(缓冲)要写入到NAND闪存装置7252的数据或从NAND闪存装置7252读取的数据。此外，DRAM 7253可以存储元数据。元数据是用户数据或由控制器7251生成以管理NAND闪存装置7252的数据。存储装置7250可以包括用于安全性或隐私性的安全元件(SE)。

对外部时钟进行分频以生成分频时钟，并且可以使用分频时钟来克服高速DRAM的内部频率限制。分频时钟可以包括四个相位，该四个相位被恢复到与输出端子上的外部时钟相同的频率。当使用多相时钟时，多个相位之间会发生偏移。当分频时钟被恢复到与外部时钟相同的频率时，会发生占空比误差。因此，需要操作以90度精确地匹配多个相位之间的相位关系。在本公开的至少一个实施例中，通过将分频时钟输入到占空比检测器以补偿0度和180度之间的偏移(或者90度和270度之间的偏移)来校正分频时钟的占空比误差。可以使用用于生成多相时钟的环形振荡器通过90度相移来校正0度和90度之间的偏移。

根据本发明构思的示例性实施例的多相时钟发生器包括两个占空比检测器、占空比校正器、时钟树、时序控制器、半相位偏移校正器和90度移相器。在示例性实施例中，使用DLL输出信号生成90度相位时钟。在示例性实施例中，通过调整分频时钟的占空比误差的偏移率来校正0度和180度之间的偏移，并且使用0度时钟的90度相移来生成90度时钟和270度时钟。在示例性实施例中，在可变延迟线操作之前，固定延迟线是最小延迟的复制器。在示例性实施例中，在DLL被锁定(包括第一占空比误差校正DCC0)之后，生成90度相位时钟，并且可以额外地执行仅下降DCC90(第二占空比误差校正)。

在以上描述的根据示例性实施例的多相时钟发生器、包括该多相时钟发生器的存储器装置以及生成存储器装置的多相时钟的方法中，可以在对单相时钟执行DLL操作的同时控制多相分频时钟之间的占空比，并且因此，即使在较小的面积中也可以生成可靠的多相时钟。

尽管以上已经示出和描述了本发明构思的示例性实施例，但是对于本领域技术人员而言显而易见的是，可以在不脱离本发明构思的范围的情况下对这些实施例进行修改和变型。