阅读说明：本技术 半导体器件 (Semiconductor devices ) 是由 曹玟锡 李戴晛 李钟汉 朴洪培 李东洙 于 2019-02-26 设计创作，主要内容包括：半导体器件可以包括：从衬底突出的多个第一有源鳍,每个第一有源鳍在第一方向上延伸；从衬底突出的第二有源鳍；以及第一有源鳍上的多个相应的第一鳍式场效应晶体管(FinFET)。每个第一FinFET包括在与第一方向垂直的第二方向上延伸的第一栅结构,并且第一栅结构包括第一栅绝缘层和第一栅电极。第一FinFET形成在衬底的第一区域上,并且具有第一金属氧化物层作为第一栅绝缘层,并且第二FinFET在衬底的第二区域上形成在第二有源鳍上,并且第二FinFET不包括金属氧化物层,而包括第二栅绝缘层,第二栅绝缘层的底表面与第一金属氧化物层的底表面位于同一平面。(Semiconductor devices may include: from substrate multiple first active fins outstanding, and each first active fin extends in a first direction；From substrate the second active fin outstanding；And first multiple corresponding first fin formula field effect transistors (FinFET) in active fin.Each first FinFET includes the first grid structure upwardly extended in the second party vertical with first direction, and the first grid structure includes the first gate insulation layer and first gate electrode.First FinFET is formed on the first area of substrate, and have the first metal oxide layer as the first gate insulation layer, and the 2nd FinFET is formed in the second active fin on the second area of substrate, and the 2nd FinFET does not include metal oxide layer, and it is generally aligned in the same plane including the second gate insulation layer, the bottom surface of the second gate insulation layer and the bottom surface of the first metal oxide layer.)

半导体器件

相关申请的交叉引用

本申请要求于2018年5月23日在韩国知识产权局(KIPO)递交的韩国专利申请No.10-2018-0058220的优先权，其全部内容通过引用合并于此。

技术领域

示例实施例涉及半导体器件及其制造方法。更具体地，示例实施例涉及包括具有各种电特性的晶体管在内的半导体器件及其制造方法。

背景技术

半导体器件形成在衬底上，并且半导体器件包括具有各种电特性的晶体管。每个晶体管通过简单的工艺形成且具有良好的特性是有益的。例如，与一些I/O器件相比，极薄栅氧化物高性能器件可以具有不同厚度的栅氧化物膜。然而，因为这两种器件通常在加工期间被同时加工，所以用于形成这些器件的现有工艺可能是复杂的，这可能对可靠性产生不利影响。

发明内容

示例实施例提供了一种包括具有各种电特性的晶体管在内的半导体器件。

根据一个实施例，一种半导体器件包括：从衬底突出的多个第一有源鳍，每个第一有源鳍在第一方向上延伸；从衬底突出的第二有源鳍；以及第一有源鳍上的多个相应的第一鳍式场效应晶体管(FinFET)。每个第一FinFET包括在与第一方向垂直的第二方向上延伸的第一栅结构，并且第一栅结构包括第一栅绝缘层和第一栅电极。第一FinFET形成在衬底的第一区域上，并且具有第一金属氧化物层作为第一栅绝缘层，并且第二FinFET在衬底的第二区域上形成在第二有源鳍上，并且第二FinFET不包括金属氧化物层，而包括第二栅绝缘层，第二栅绝缘层的底表面与第一金属氧化物层的底表面位于同一平面。

根据一个实施例，一种半导体器件(可以是与前述实施例中描述的半导体器件相同的半导体器件)包括：从衬底的逻辑单元区域突出的多个第一有源鳍，每个第一有源鳍在第一方向上延伸；第一有源鳍上的多个第一鳍式场效应晶体管(FinFET)，其中，每一个第一FinFET包括在与第一方向垂直的第二方向上延伸的第一栅结构，并且第一栅结构包括第一栅绝缘层和第一栅电极，第一栅绝缘层包括金属氧化物层；从衬底的***区域突出的多个第二有源鳍，每个第二有源鳍在第一方向上延伸；以及第二有源鳍中的第一鳍上的第二FinFET，其中，第二FinFET包括在第二方向上延伸的第二栅结构，并且第二栅结构包括第一氧化硅层和第二栅电极，第一氧化硅层形成第二栅绝缘层并且具有与第一栅绝缘层的厚度不同的厚度。每个第一FinFET的金属氧化物层分别与每个第一有源鳍相邻地形成，并且第一氧化硅层与第二有源鳍中的第一鳍相邻地形成。

根据一个实施例，一种半导体器件包括：从衬底突出的多个第一有源鳍，每个第一有源鳍在第一方向上延伸；从衬底突出的多个第二有源鳍，每一个第二有源鳍在第一方向上延伸；第一有源鳍上的多个第一鳍式场效应晶体管(FinFET)；第二有源鳍上的多个第二FinFET；以及第一栅结构，在与第一方向垂直的第二方向上延伸并且跨越所述多个第一FinFET和所述多个第二FinFET，其中，第一栅结构包括第一栅绝缘层和第一栅电极，第一栅绝缘层包括金属氧化物层。第一FinFET中的一个第一FinFET与第二FinFET的一个第二FinFET直接相邻，并且在这一个第一FinFET与这一个第二FinFET直接相邻的边界区域处，金属氧化物层中形成有间隙。

附图说明

图1、图2和图3是示出根据示例实施例的半导体器件的平面图和横截面图；

图4至图20是示出根据示例实施例的制造半导体器件的方法的平面图和横截面图；

图21和图22是示出根据示例实施例的半导体器件的平面图和横截面图；

图23和图24是示出根据示例实施例的半导体器件的横截面图；

图25和图26是示出根据示例实施例的半导体器件的横截面图；

图27和图28是示出根据示例实施例的半导体器件的平面图和横截面图；

图29至图38是示出根据示例实施例的制造半导体器件的方法的平面图和横截面图；

图39和图40是示出根据示例实施例的半导体器件的平面图和横截面图；

图41至图44是示出根据示例实施例的制造半导体器件的方法的平面图和横截面图；

图45和图46是示出根据示例实施例的半导体器件的平面图和横截面图；以及

图47至图50是示出根据示例实施例的制造半导体器件的方法的平面图和横截面图。

具体实施方式

根据以下结合附图的详细描述，将更清楚地理解示例性实施例。

图1、图2和图3是示出根据示例实施例的半导体器件的平面图和横截面图。

图2包括沿图1中的线A-A’和线B-B’截取的横截面图。图3包括沿图1中的线C-C’和线D-D’截取的横截面图。

在图1中，省略了一些元件如间隔物(spacer)。图1以平面图示出了栅电极和金属氧化物图案。

参照图1至图3，衬底100可以包括第一区域R1和第二区域R2。包括具有高介电常数的金属氧化物层在内的第一晶体管可以形成在衬底100的第一区域R1上。第二晶体管可以不具有金属氧化物层，并且可以形成在衬底100的第二区域R2上。

在示例实施例中，第一区域R1可以是逻辑单元区域，而第二区域R2可以是***区域。例如，可以在第一区域R1上形成具有高性能的逻辑单元晶体管，并且可以在第二区域R2上形成用作I/O(输入/输出)器件的I/O晶体管。在示例实施例中，第一晶体管可以具有比第二晶体管更低的工作电压和更快的速度。例如，I/O晶体管可以是输入缓冲器或I/O驱动器的一部分，并且逻辑单元晶体管可以是逻辑芯片的逻辑电路例如核心器件的“与”门或“或”门的一部分。I/O晶体管和逻辑单元晶体管可以是诸如逻辑芯片或存储器件之类的半导体器件的一部分。在示例实施例中，第一晶体管和第二晶体管中的每一个可以包括鳍式场效应晶体管(FinFET)。

第一晶体管可以形成在从衬底100的上表面向上突出的第一有源图案101a上。第一晶体管可以包括在与第一有源图案101a交叉的方向上延伸的第一栅结构140a。第一间隔物110a可以形成在第一栅结构140a的侧壁上。

第二晶体管可以形成在从衬底100的上表面向上突出的第二有源图案101b上。第二晶体管可以包括在与第二有源图案101b交叉的方向上延伸的第二栅结构140b。第二间隔物110b可以形成在第二栅结构140b的侧壁上。

衬底100可以包括例如硅、锗、硅-锗等半导体材料或者例如GaP、GaAs、GaSb等III-V族半导体化合物。在一些实施例中，衬底100可以是绝缘体上硅(SOI)衬底或者绝缘体上锗(GOI)衬底。

第一有源图案101a可以在与衬底100的上表面基本平行的第一方向上延伸。第一有源图案101a可以在与第一方向交叉的第二方向上排列。第二有源图案101b可以在第一方向上延伸。第二有源图案101b可以在第二方向上排列。但是，本公开不限于此。例如，第二有源图案101b可以在不同于第一方向的方向上延伸。在示例实施例中，第一方向和第二方向可以彼此基本垂直。当涉及朝向、布局、位置、形状、尺寸、量或其他度量时本文所用术语例如“平行”、“垂直”、“相同”、“相等”、“平面”或“共面”不必表示完全相同的朝向、布局、位置、形状、尺寸、量或其他度量，而是意在包含在例如由于制造工艺而可能发生的可接受变化内的几乎相同的朝向、布局、位置、形状、尺寸、量或其他度量。除非上下文或其他陈述另有说明，否则术语“基本上”在本文中可以用于强调该含义。例如，被描述为“基本上平行”、“基本上垂直”、“基本上相同”、“基本上相等”或“基本上平面”的项可以是完全平行、垂直、相同、相等或平面的，或者可以在例如由于制造工艺而可能发生的可接受变化内是平行、垂直、相同、相等或平面的。

隔离层104可以填充第一有源图案101a之间的沟槽的下部。隔离层104可以包括氧化物，例如氧化硅。第一有源图案101a未被隔离层104覆盖的部分可以被称为第一有源鳍102a，其用作有源区。第一有源鳍102a可以在第二方向上具有第一宽度W1。第一有源鳍102a之间的间隙可以在第二方向上具有第一距离D1。

隔离层104可以填充第二有源图案101b之间的沟槽的下部。第二有源图案101b未被隔离层104覆盖的部分可以被称为第二有源鳍102b，其用作有源区。第二有源鳍102b可以在第二方向上具有大于第一宽度W1的第二宽度W2。第二有源鳍102b之间的间隙可以在第二方向上具有大于第一距离D1的第二距离D2。

可以在第一有源鳍102a和第二有源鳍102b以及隔离层104上形成第一层间绝缘层112。第一层间绝缘层112的上表面可以是基本平坦的。

第一层间绝缘层112可以包括氧化硅。第一层间绝缘层112的上表面可以与第一栅结构140a和第二栅结构140b的上表面共面。

第一开口可以延伸穿过第一层间绝缘层112。第一有源鳍102a的侧壁和上表面以及隔离层104可以由第一开口相对于第一层间绝缘层112露出。第一开口可以在第二方向上延伸。

第一栅结构140a可以形成在第一开口中。在示例实施例中，第一栅结构140a可以在第二方向上延伸以与多个第一有源鳍102a交叉。第一栅结构140a可以在第一方向上具有第三宽度W3。

第一栅结构140a可以包括顺序堆叠的金属氧化物图案126a、第一栅电极130a和第一封盖图案132a。

金属氧化物图案126a可以包括介电常数比氧化硅的介电常数高的高介电常数材料。根据实施例，高介电常数材料的介电常数可以高于氮化硅的介电常数。高介电常数材料可以包括例如氧化铪(HfO₂)、氧化钽(Ta₂O₅)、氧化锆(ZrO₂)等。金属氧化物图案126a可以具有第一厚度。第一厚度可以为约至约可以根据第一晶体管的阈值电压和工作电压来选择第一厚度。

第一栅电极130a可以包括金属或金属氮化物。在示例实施例中，第一栅电极130a可以包括例如Ti、TiN、Ta、TaN、TiAlC、TiAlCN、TiAlSiCN、Co或W等。例如，第一栅电极130a可以包括堆叠的下层和上层。下层可以包括选自由Ti、TiN、Ta、TaN和TiAlC、TiAlCN组成的组中的至少一种，并且上层可以包括Co或W。下层可以用作用于控制阈值电压的层。可以根据第一晶体管的阈值电压来选择下层。

金属氧化物图案126a可以围绕第一栅电极130a的侧壁和底部。

在示例实施例中，可以在金属氧化物图案126a下方在第一有源鳍102a的表面上进一步形成垫氧化物层(未示出)。垫氧化物层可以包括热氧化物层。

第一封盖图案132a可以形成在第一栅电极130a上，并且可以填充第一开口的剩余部分。第一封盖图案132a可以包括例如氮化硅、氮氧化硅等。

第一间隔物110a可以形成在第一栅结构140a的侧壁上。在示例实施例中，第一间隔物110a可以包括氮化硅。

在示例实施例中，杂质区(未示出)可以形成在与第一栅结构140a的侧壁相邻的第一有源鳍102a处。杂质区可以用作源/漏区。在一些示例实施例中，可以在与第一栅结构140a的侧壁相邻的第一有源鳍102a之间进一步形成外延图案(未示出)，并且可以通过外延图案连接第一有源鳍102a。可以在外延图案中进一步形成杂质区。

第二开口可以延伸穿过第一层间绝缘层112。第二有源鳍102b的侧壁和上表面以及隔离层104可以由第二开口露出。第二开口可以在第二方向上延伸。

第二栅结构140b可以形成在第二开口中。在示例实施例中，第二栅结构140b可以在第二方向上延伸以与多个第二有源鳍102b交叉。第二栅结构140b可以在第一方向上具有大于第三宽度W3的第四宽度W4。

第二栅结构140b可以包括顺序堆叠的第一氧化硅层120、第二栅电极130b和第二封盖图案132b。

第一氧化硅层120可以具有大于金属氧化物图案126a的第一厚度的第二厚度。可以根据第二晶体管的阈值电压和工作电压来选择第二厚度。根据以上讨论，每个第一FinFET的金属氧化物图案126a可以分别与每个第一有源鳍102a相邻形成，并且在一些实施例中可以分别接触每个第一有源鳍102a，并且第一氧化硅层120可以与第二有源鳍102b中的第一鳍相邻形成，并且一些实施例中可以接触第二有源鳍102b中的第一鳍。

第二栅电极130b可以包括金属或金属氮化物。第二栅电极130b可以包括Ti、TiN、Ta、TaN、TiAlC、TiAlCN、TiAlSiCN、Co或W等。第二栅电极130b可以包括与第一栅电极130a的材料基本相同的材料或材料成分。

第一氧化硅层120可以形成在第二栅电极130b的底部下方，并且在一些实施例中，第一氧化硅层120不形成在第二栅电极130b的侧壁上。在一些实施例中，第一氧化硅层120不围绕或接触第二栅电极130b的侧壁。第一氧化硅层120可以接触第二栅电极130b的底部。例如，如图2所示，在第一氧化硅层120上没有形成金属氧化物层。因此，第二晶体管的栅绝缘层可以不具有金属氧化物层。对于本文中描述为彼此“接触”或“相接触”的元件，在接触点或连接点处不存在中间元件。因此，“接触”指的是直接连接或触碰。

第二封盖图案132b可以形成在第二栅电极130b上，并且可以填充第二开口的剩余部分。第二封盖图案132b可以包括例如氮化硅、氮氧化硅等。第二封盖图案132b可以包括与第一封盖图案132a的材料基本相同的材料或材料成分。

第二间隔物110b可以形成在第二栅结构140b的侧壁上。在示例实施例中，第二间隔物110b包括氮化硅。

在示例实施例中，杂质区(未示出)可以形成在与第二栅结构140b的侧壁相邻的第二有源鳍处。杂质区可以用作源/漏区。

如上所述，金属氧化物层可以形成在第一区域R1上，并且金属氧化物层可以用作第一晶体管的栅绝缘层。可以不在第二区域R2上形成金属氧化物层。第一氧化硅层可以形成在第二区域R2上，并且第一氧化硅层可以用作第二晶体管的栅绝缘层。以这种方式，由第一材料(例如，金属氧化物)形成的第一栅绝缘层可以形成在半导体器件的第一区域上，并且由第二材料(例如，氧化硅)形成的第二栅绝缘层可以以与第一栅绝缘层相同的竖直层级形成在半导体器件的第二区域上。第一栅绝缘层(例如，126a)可以具有比第二栅绝缘层(例如，120)薄的厚度(例如，竖直厚度)。相同的半导体器件(例如在来自晶片的管芯上形成的半导体芯片)可以在两个不同的水平分离区域处具有这两个不同厚度的栅绝缘层。因此，可以减少由留在第一氧化硅层上的金属氧化物层产生的第二晶体管的漏电流和可靠性故障。

图4至图20是示出根据示例实施例的制造半导体器件的方法的平面图和横截面图。

图7、图8、图10、图11、图13、图15、图17、图18和图20是在第一区域和第二区域中沿第一方向截取的横截面图。图5、图12、图14、图16和图19是在第一区域和第二区域中沿第二方向截取的横截面图。

参照图4和图5，可以部分地蚀刻衬底100的上部以在第一区域R1处形成第一沟槽并且在第二区域R2处形成第二沟槽。当在衬底100处形成第一沟槽和第二沟槽时，可以在第一区域R1上形成多个第一有源图案101a，并且可以在第二区域R2上形成多个第二有源图案101b。第一有源图案101a和第二有源图案101b中的每一个可以在第一方向上延伸。

可以形成隔离层104以填充第一沟槽和第二沟槽的下部。

在示例实施例中，第一区域R1中第一有源图案101a由隔离层露出的部分可以用作第一有源鳍102a。第一有源鳍102a可以在第二方向上具有第一宽度W1。第一有源鳍102a之间的间隙可以在第二方向上具有第一距离D1。第一有源鳍102a之间的间隙可以对应于第一沟槽。

在示例实施例中，第二区域R2中第二有源图案101b由隔离层露出的部分可以用作第二有源鳍102b。第二有源鳍102b可以在第二方向上具有大于第一宽度W1的第二宽度W2。第二有源鳍102b之间的间隙可以在第二方向上具有大于第一距离D1的第二距离D2。第二有源鳍102b之间的间隙可以对应于第二沟槽。

参照图6和图7，可以在第一有源鳍102a和隔离层104上形成包括顺序堆叠的第一虚设绝缘图案106a、第一虚设栅电极106b和第一虚设掩模106c在内的第一虚设栅结构106。可以在第二有源鳍102b和隔离层104上形成包括顺序堆叠的第二虚设绝缘图案108a、第二虚设栅电极108b和第二虚设掩模108c在内的第二虚设栅结构108。第一虚设栅结构106和第二虚设栅结构108可以由相同的材料层堆叠通过相同的工艺形成。

可以在第一虚设栅结构106的侧壁上形成第一间隔物110a。可以在第二虚设栅结构108的侧壁上形成第二间隔物110b。在示例实施例中，第一间隔物110a和第二间隔物110b可以包括例如氮化硅、氮氧化硅等。

在示例实施例中，第一虚设栅结构106可以在第二方向上延伸以与多个第一有源鳍102a交叉。多个第一虚设栅结构106可以在第一方向上彼此间隔开。第一虚设栅结构106可以在第一方向上具有第三宽度W3。

在示例实施例中，第二虚设栅结构108可以在第二方向上延伸以与多个第二有源鳍102b交叉。多个第二虚设栅结构108可以在第一方向上彼此间隔开。第二虚设栅结构108可以在第一方向上具有大于第三宽度W3的第四宽度W4。

参照图8，可以形成初始层间绝缘层以填充第一虚设栅结构106之间的间隙和第二虚设栅结构108之间的间隙。初始层间绝缘层可以覆盖第一虚设栅结构106和第二虚设栅结构108。可以平坦化第一初始层间绝缘层，直到露出第一虚设栅电极106b和第二虚设栅电极108b的上表面。也就是说，可以通过平坦化工艺去除第一虚设掩模106c和第二虚设掩模108c。

可以部分地去除初始层间绝缘层的上部以形成第一层间绝缘层112。可以在第一层间绝缘层112上形成凹入。可以形成掩模层以填充凹入，并且可以平坦化掩模层的上部，直到可以露出第一虚设栅电极106b和第二虚设栅电极108b的上表面。因此，掩模图案114可以形成在第一层间绝缘层112上。

参考图9和图10，可以去除第一虚设栅结构106以形成第一开口116a。可以去除第二虚设栅结构108以形成第二开口116b。

第一有源鳍102a和隔离层104可以由第一开口116a露出(例如，可以形成多个第一开口)。第二有源鳍102b和隔离层104可以由第二开口116b露出(例如，可以形成多个第二开口)。

参照图11和图12，可以在由第一开口116a和第二开口116b露出的第一有源鳍102a和第二有源鳍102b上形成第一氧化硅层120。第一氧化硅层120可以形成为具有第二厚度。第一氧化硅层120可以用作第二晶体管的栅绝缘层。

在示例实施例中，第一氧化硅层120可以包括通过对第一有源鳍102a和第二有源鳍102b的硅进行氧化而形成的热氧化物。因此，第一氧化硅层120可以仅形成在第一有源鳍102a和第二有源鳍102b的表面上。在示例实施例中，第一氧化硅层120可以通过湿处理工艺形成。

可以在第一开口116a和第二开口116b的侧壁、第一氧化硅层120、隔离层104和掩模图案114上共形地形成硬掩模层122。硬掩模层122可以保护第一氧化硅层120。因此，硬掩模层122可以形成为具有相对于第一氧化硅层120具有高蚀刻选择性的材料。在示例实施例中，硬掩模层122可以包括例如氧化钛。

参照图13和图14，可以例如通过旋涂工艺在硬掩模层122上形成第一光刻胶层。可以通过光刻工艺来图案化第一光刻胶层，以形成覆盖衬底100的第二区域R2的第一光刻胶图案124。

可以使用第一光刻胶图案124作为蚀刻掩模来顺序蚀刻第一区域R1上的硬掩模层122和第一氧化硅层120。蚀刻工艺可以包括湿法蚀刻工艺。

通过执行蚀刻工艺，第一有源鳍102a的表面由第一开口116a露出。当执行湿法蚀刻工艺时，去除第一区域R1上的硬掩模层122和第一氧化硅层120，同时减少第一有源鳍102a的表面的损坏。

参照图15和图16，可以氧化由第一开口116a露出的第一有源鳍102a的表面以形成垫氧化物层(未示出)。

可以在第一区域R1和第二区域R2中露出的层的整个表面上共形地形成金属氧化物层126。例如，在第一区域R1中，金属氧化物层126可以形成在第一开口116a的侧壁、垫氧化物层的上表面(或者如果不使用垫氧化物层，则第一有源鳍102a的上表面)和掩模图案114的上表面上，并且可以接触第一开口116a的侧壁、垫氧化物层的上表面(或者如果不使用垫氧化物层，则第一有源鳍102a的上表面)和掩模图案114的上表面。在第二区域R2中，金属氧化物层126可以形成在硬掩模层122上并接触硬掩模层122。

金属氧化物层126可以形成为具有小于第一氧化硅层120的第二厚度的第一厚度，第一氧化硅层120用作第二晶体管的栅绝缘层。例如，第一厚度和第二厚度可以指例如在金属氧化物层126和第一氧化硅层120中的每一个接触每个鳍的顶表面之处在竖直方向上的厚度，以及在金属氧化物层126和第一氧化硅层120中的每一个接触每个鳍的侧壁表面之处与每个鳍的侧表面垂直的方向上的厚度。在各第一有源鳍102a和第二有源鳍102b的顶表面处，金属氧化物层126和第一氧化硅层120可以具有与每个相应鳍的顶表面相接触的共面底表面，并且在每个相应的鳍上方延伸一定的高度，其中第一氧化硅层120的高度大于金属氧化物层126的高度。金属氧化物层126可以包括例如氧化铪(HfO₂)、氧化钽(Ta₂O₅)、氧化锆(ZrO₂)等。金属氧化物层126可以通过例如化学气相沉积(CVD)工艺或者原子层沉积(ALD)工艺形成。金属氧化物层126可以用作第一晶体管的栅绝缘层。

参照图17，可以例如通过旋涂工艺在金属氧化物层上形成第二光刻胶层。可以通过光刻工艺来图案化第二光刻胶层，以形成覆盖衬底100的第一区域R1的第二光刻胶图案128。

可以使用第二光刻胶图案128作为蚀刻掩模来蚀刻第二区域R2上的金属氧化物层126。在示例实施例中，蚀刻工艺可以包括干法蚀刻工艺。

参考图18和图19，可以使用第二光刻胶图案128作为蚀刻掩模来蚀刻硬掩模层122。在示例实施例中，硬掩模层122的蚀刻工艺可以包括湿法蚀刻工艺。尽管在湿法蚀刻工艺之前金属氧化物层126部分地留在硬掩模层122上，但是在硬掩模层122的湿法蚀刻工艺期间可以一起去除金属氧化物层126。因此，可以从第二区域R2去除金属氧化物层126。

因此，金属氧化物层126可以形成在第一区域R1中的第一开口116a的侧壁和底部上，并且第一氧化硅层120可以形成在第二区域R2中的第二开口116b的底部上。

然后可以去除第二光刻胶图案128。

参考图20，可以形成栅电极层以填充第一开口116a和第二开口116b。栅电极层可以覆盖掩模图案114。可以平坦化栅电极层直到露出第一层间绝缘层112的上表面。掩模图案114也可以通过该平坦化工艺去除。因此，第一初始栅电极129a可以形成在第一开口116a中，并且第二初始栅电极129b可以形成在第二开口116b中。

栅电极层可以包括金属或金属氮化物。在示例实施例中，栅电极层可以包括例如Ti、TiN、Ta、TaN、TiAlC、TiAlCN、TiAlSiCN、Co或W等。例如，栅电极层可以包括堆叠的下层和上层。下层可以包括选自由Ti、TiN、Ta、TaN和TiAlC、TiAlCN组成的组中的至少一种，并且上层可以包括Co或W。可以根据第一晶体管的阈值电压来选择下层。

第一初始栅电极129a可以接触金属氧化物层126。第二初始栅电极129b可以接触第一氧化硅层120。

再次参照图1至图3，可以去除第一初始栅电极129a和第二初始栅电极129b的上部以分别形成第一栅电极130a和第二栅电极130b。第一栅电极130a可以形成在第一开口116a中，并且第二栅电极130b可以形成在第二开口116b中。也可以去除金属氧化物层126的上部以形成金属氧化物图案126a。

可以在第一栅电极130a、第二栅电极130b和第一层间绝缘层112上形成封盖层，以填充第一开口116a和第二开口116b。可以平坦化封盖层，直到露出第一层间绝缘层112的上表面以形成第一封盖图案132a和第二封盖图案132b。第一封盖图案132a可以形成在第一栅电极130a上，也可以形成在金属氧化物图案126a上，并且第二封盖图案132b可以形成在第二栅电极130b上。第一封盖图案132a和第二封盖图案132b可以包括例如氮化硅、氮氧化硅。

因此，包括顺序堆叠的金属氧化物图案126a、第一栅电极130a和第一封盖图案132a在内的第一栅结构140a可以形成在衬底100的第一区域R1上。包括顺序堆叠的第一氧化硅层120、第二栅电极130b和第二封盖图案132b在内的第二栅结构140b可以形成在衬底100的第二区域R2上。

如上所述，第二晶体管的第二栅结构在第一氧化硅层上可以不包括金属氧化物层。结果，在衬底100的第二区域R2上的第二有源鳍102b上形成第二FinFET，衬底100的第二区域R2与衬底100的第一区域R1水平分离，并且第二FinFET不包括金属氧化物层，而包括栅绝缘层(例如，第一氧化硅层120)，该栅绝缘层的底表面与第一金属氧化物层126(例如，金属氧化物图案126a)的底表面位于同一平面。因此，可以减小第二晶体管的漏电流和可靠性故障。

图21和图22是示出根据示例实施例的半导体器件的平面图和横截面图。

在图21中，省略了一些元件如间隔物。图21以平面图示出了栅电极和金属氧化物图案。

除了用作I/O器件的第三晶体管之外，图21所示的半导体器件可以与参照图1至图3所示的半导体器件基本相同。第三晶体管可以具有比第一晶体管更高的工作电压和更低的速度。第三晶体管可以是FinFET。

第一晶体管可以与参考图1至图3所示的第一晶体管基本相同。第二晶体管可以与参考图1至图3所示的第二晶体管基本相同。

参考图21和图22，第三晶体管可以形成在***区域中。第三晶体管可以不具有金属氧化物层，因此可以具有在没有金属氧化物并且没有高介电常数的情况下形成的栅绝缘层。因此，第三晶体管可以形成在第二区域R2中。

具体地，多个第三有源鳍102c可以从衬底100的上表面向上突出，并且可以在第一方向上延伸。隔离层104可以填充第三有源鳍102c之间的间隙。第三栅结构140c可以形成在第三有源鳍102c上，并且可以在第二方向上延伸。第三间隔物110c可以形成在第三栅结构140c的侧壁上。应理解，虽然本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。除非上下文另有说明，否则例如作为命名约定，这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，以下在说明书的一个部分中讨论的第一元件、组件、区域、层或部分可以在权利要求或说明书的另一部分中被命名为第二元件、组件、区域、层或部分，而不脱离本发明的教导。此外，在某些情况下，即使在说明书中没有使用“第一”、“第二”等来描述术语，该术语在权利要求中仍然可以被称为“第一”或“第二”，以便将要求保护的不同元件彼此区分开。

第一层间绝缘层112可以覆盖第三有源鳍102c和隔离层104。第三开口可以延伸穿过第一层间绝缘层112，以露出第三有源鳍102c的上表面和侧壁以及隔离层104。第三开口可以在第二方向上延伸。

第三栅结构140c可以形成在第三开口中。在示例实施例中，第三栅结构140c可以包括顺序堆叠的第二氧化硅层121、第三栅电极130c和第三封盖图案132c。第二氧化硅层121的厚度可以与第一氧化硅层120的厚度不同。在示例实施例中，第二氧化硅层121的厚度可以比第一氧化硅层120的厚度大。

如上所述，形成在***区域中的第二晶体管和第三晶体管的栅绝缘层可以不包括金属氧化物层。例如，在制造第二晶体管和第三晶体管的过程期间可以在栅绝缘层上包括金属氧化物层，但是作为工艺的一部分可以去除金属氧化物层，使得完工的第二晶体管和第三晶体管不包括金属氧化物层作为栅绝缘层的一部分。

可以通过形成第一晶体管和第二晶体管的工艺一起形成第三晶体管。然而，第二氧化硅层可以在第三开口中不同地形成为比第二开口中的第一氧化硅层厚。例如，在以上参照图11和12示出的工艺中，当第一氧化硅层120形成为具有第二厚度时，可以形成光刻胶图案覆盖第一区域R1以及第二区域R2中与第二晶体管相对应的部分，同时露出第二区域R2中与第三晶体管相对应的部分。然后，可以对第二区域R2中与第三晶体管相对应的露出部分进行进一步氧化，以形成第二氧化硅层121。之后，可以去除光刻胶图案。工艺可以如上所述继续进行。

图23和图24是示出根据示例实施例的半导体器件的横截面图。

除了用作I/O器件的第三晶体管的栅绝缘层结构之外，图23和图24所示的半导体器件可以与参照图21和图22所示的半导体器件基本相同。

第一晶体管可以与参考图1至图3所示的第一晶体管基本相同。第二晶体管可以与参考图1至图3所示的第二晶体管基本相同。

参考图23和图24，第三晶体管可以形成在***区域中。第三晶体管可以包括具有高介电常数的上金属氧化物层127a。因此，形成第三晶体管的区域可以对应于第一区域R1。以这种方式，在一些实施例中，第一区域R1的一部分可以在***区域中。

在示例实施例中，第三晶体管的第三栅结构141c包括顺序堆叠的第二氧化硅层121、上金属氧化物层127a、第三栅电极130c和第三封盖图案132c。

第二氧化硅层121可以形成在第三栅电极130c下方。第二氧化硅层121可以不围绕第三栅电极130c的侧壁。上金属氧化物层127a可以形成在第三开口的侧壁和第二氧化硅层121的上表面上。上金属氧化物层127a可以围绕第三栅电极130c的侧壁和底部。

第二氧化硅层121的厚度可以与第一氧化硅层120的厚度不同。在示例实施例中，第二氧化硅层121的厚度比第一氧化硅层120的厚度大。

上金属氧化物层127a可以包括与第一晶体管的金属氧化物图案126a的材料基本相同的材料。上金属氧化物层127a的厚度可以与第一晶体管的金属氧化物图案126a的厚度基本相同。

例如，第二氧化硅层121可以如以上参照图21和图22所述形成。另外，在以上参照图13和14所示的工艺中，第一光刻胶图案124可以形成为不仅覆盖第二区域R2，还覆盖第一区域R1中与第三晶体管相对应的部分，使得可以留下第二氧化硅层121。然后，可以从第一区域R1中与第三晶体管相对应的部分进一步刻蚀硬掩模层122。工艺可以如上所述继续进行。

图25和图26是示出根据示例实施例的半导体器件的横截面图。

除了第二晶体管的栅绝缘层结构和第三晶体管的栅绝缘层结构之外，图25和图26所示的半导体器件可以与参照图1至图3所示的半导体器件基本相同。该半导体器件可以类似于图23和24所示的半导体器件来制造。

第一晶体管可以与参照图1至图3所示的第一晶体管基本相同。第二晶体管和第三晶体管可以形成在***区域中。

在示例实施例中，第二晶体管的第二栅结构141b可以包括顺序堆叠的第一氧化硅层120、上金属氧化物层127b、第二栅电极130b和第二封盖图案132b。第二晶体管的栅绝缘层可以包括上金属氧化物层127b。因此，形成第二晶体管的区域可以对应于第一区域R1。以这种方式，在一些实施例中，第一区域R1的一部分可以在***区域中。

上金属氧化物层127b可以围绕第二栅电极130b的侧壁和底部。第一氧化硅层120可以在第二栅电极130b下方接触上金属氧化物层127b。第一氧化硅层120可以不围绕第二栅电极130b的侧壁。上金属氧化物层127b可以包括与第一区域R1中的金属氧化物图案126a的材料基本相同的材料。上金属氧化物层127b的厚度可以与第一区域R1中的金属氧化物图案126a的厚度基本相同。

在示例实施例中，第三晶体管的第三栅结构140c可以包括顺序堆叠的第二氧化硅层121、第三栅电极130c和第三封盖图案132c。第二氧化硅层121的厚度可以与第一氧化硅层120的厚度不同。在示例实施例中，第二氧化硅层121的厚度可以比第一氧化硅层120的厚度大。第三晶体管的栅绝缘层可以不具有金属氧化物层。

图27和图28是示出根据示例实施例的半导体器件的平面图和横截面图。

图27和图28示出了在逻辑单元区域中形成的高性能晶体管。***区域中的I/O器件的结构可以不受限制，因此在图27和图28中未示出I/O器件。在示例实施例中，***区域中的I/O器件的结构可以与参考图1所示的I/O器件的结构基本相同。在一些示例实施例中，***区域中的I/O器件的结构可以与参照图26所示的第三晶体管的结构基本相同。

图27以平面图示出了栅电极和金属氧化物层。图28包括沿图27中的线E-E’截取的横截面图。

参考图27和图28，N型晶体管和P型晶体管可以形成在衬底100的逻辑单元区域上。N型晶体管可以形成在n型区域N中，并且P型晶体管可以形成在p型区域P中。

在平面图中，n型区域N和p型区域P可以在第二方向上布置，并且可以彼此接触。例如，p型区域P可以定位成与n型区域N水平相邻。n型区域N和p型区域P之间的边界I可以在第一方向上延伸。在示例实施例中，n型区域N和p型区域P在第二方向上交替重复布置。

在n型区域N中，可以在第二方向上布置多个n型晶体管。在示例实施例中，在第二方向上相邻的n型晶体管的栅电极结构可以彼此间隔开。n型区域N中的栅电极结构的断开部分可以称为第一栅极切割区域C1。第一栅极切割区域C1可以在第一方向上延伸。

类似地，在p型区域中，可以在第二方向上布置多个p型晶体管。在示例实施例中，在第二方向上相邻的p型晶体管的栅电极结构可以彼此间隔开。p型区域P中的栅电极结构的断开部分可以称为第二栅极切割区域C2。第二栅极切割区域C2可以在第一方向上延伸。

可以在衬底100上形成在第一方向上延伸的多个第一有源鳍202a和202b以及在与第一方向垂直的第二方向上延伸以与第一有源鳍202a和202b交叉的栅电极结构。可以在栅电极结构232的侧壁上形成第一间隔物(未示出)。

第一有源鳍202a和202b可以形成在p型区域和n型区域中的每一个中，并且可以包括第一n有源鳍202a和第一p有源鳍202b。第一n有源鳍202a可以在n型区域N中，并且可以用作n型晶体管的有源区。第一p有源鳍202b可以在p型区域P中，并且可以用作p型晶体管的有源区。隔离层104可以填充第一有源鳍202a和202b之间的间隙。

可以在第一有源鳍202a和202b以及隔离层104上形成第一层间绝缘层(未示出)。第一开口可以穿过第一层间绝缘层形成，并且在第二方向上延伸。第一开口在第二方向上的边缘部分可以分别位于第一栅极切割区域C1和第二栅极切割区域C2处。

可以在隔离层104上形成与第一栅极切割区域C1和第二栅极切割区域C2对应的绝缘图案210。绝缘图案210可以在第一方向上延伸。

第一金属氧化物层214a可以形成在由第一开口露出的第一n有源鳍202a的表面、第一n有源鳍202a之间的隔离层104以及绝缘图案210的第一侧壁上。第二金属氧化物层214b可以形成在由第一开口露出的第一p有源鳍202b的表面、第一p有源鳍202b之间的隔离层104以及绝缘图案210的第二侧壁上。第一金属氧化物层214a可以包括与第二金属氧化物层214b的材料基本相同的材料。

在第一开口中，第一金属氧化物层214a和第二金属氧化物层214b可以不形成在n型区域与p型区域之间的边界I上。例如，第二方向上n型晶体管与p型晶体管之间的部分可以用作没有形成金属氧化物层的金属氧化物层缺失区域R3。隔离层104的上表面可以在金属氧化物层缺失区域R3处露出。

栅电极结构232可以形成在第一开口中，并且可以覆盖第一金属氧化物层214a、第二金属氧化物层214b以及第一金属氧化物层214a与第二金属氧化物层214b之间的隔离层104。栅电极结构232可以在第二方向上延伸以与n型区域和p型区域交叉。栅电极结构232可以用作n型晶体管和p型晶体管的公共栅极。也就是说，n型晶体管和p型晶体管的栅极可以彼此电连接(例如，直接电连接)。

在示例实施例中，n型区域中的栅电极结构232可以包括用于控制n型晶体管的阈值电压、与第一金属氧化物层214a直接接触的第一金属层226a。p型区域中的栅电极结构232可以包括用于控制p型晶体管的阈值电压、与第二金属氧化物层214b直接接触的第二金属层226b。在示例实施例中，n型区域和p型区域中的栅电极结构可以共同包括上导电图案228和封盖图案230。因此，如图所示，n型区域中的第一组FinFET中的第一FinFET可以与p型区域中的第二组FinFET中的第二FinFET直接相邻，并且在第一FinFET与第二FinFET直接相邻的边界区域处，在金属氧化物层中形成有间隙(例如，形成两个分离的金属氧化物层214a和214b)。

第一金属层226a可以包括功函数针对n型晶体管的阈值电压的金属。第二金属层226b可以包括功函数针对p型晶体管的阈值电压的金属。第一金属层226a可以包括例如TiAlC、TiAlCN、TiAlSiCN等。第二金属层226b可以包括例如Ti、TiN、Ta、TaN等。

第一杂质区(未示出)可以形成在n型区域中与栅电极结构的侧壁相邻的第一n有源鳍处。第一杂质区可以用作n型晶体管的源/漏区。第二杂质区(未示出)可以形成在p型区域中与栅电极结构的侧壁相邻的第一p有源鳍处。第二杂质区可以用作p型晶体管的源/漏区。

如上所述，n型晶体管和p型晶体管的栅极可以(例如，通过直接电连接和物理连接)彼此电连接。然而，n型晶体管的第一金属氧化物层214a和p型晶体管的第二金属氧化物层214b可以在物理上彼此分离。因此，可以减少由于与金属氧化物层的连接而产生的n型晶体管和p型晶体管可能不具有目标阈值电压这样的故障。

图29至图38是示出根据示例实施例的制造半导体器件的方法的平面图和横截面图。

图30、图32、图33、图35、图36和图38是沿线E-E’截取的横截面图。在下文中，仅描述在逻辑单元区域中形成的器件。在包括该逻辑单元区域在内的半导体器件的***区域中形成的I/O器件的结构不限于任何特定结构，并且可以包括在***区域中形成的I/O器件的上述实施例之一或其他结构。

参照图29和图30，衬底100的逻辑单元区域可以包括用于形成n型晶体管的n型区域N以及用于形成p型晶体管的p型区域P。n型区域与p型区域之间的边界I可以在第一方向上延伸。

可以各向异性地蚀刻衬底100的上部以在n型区域和p型区域处形成第一沟槽。隔离层104可以填充第一沟槽的下部。因此，可以形成从衬底100突出的第一有源鳍202a和202b。n型区域中的第一有源鳍可以被称为第一n有源鳍202a，并且p型区域中的第一有源鳍可以被称为第一p有源鳍202b。

可以在第一有源鳍202a和202b以及隔离层104上形成包括堆叠的第一初始虚设栅绝缘层206a、第一初始虚设栅电极206b和第一初始掩模206c在内的第一初始虚设栅结构206。可以在第一初始虚设栅结构206的侧壁上形成第一间隔物(未示出)。

第一初始虚设栅结构206可以在第二方向上延伸以与多个第一有源鳍202a和202b交叉。第一初始虚设栅结构206可以形成为与n型区域N和p型区域P交叉。

参照图31和图32，可以蚀刻形成在第一栅极切割区域C1和第二栅极切割区域C2处的第一初始虚设栅结构206，以形成多个第一虚设栅结构208。第一初始虚设栅结构206的切割部分可以具有在第一方向上延伸的沟槽形状。第一虚设栅结构208可以包括堆叠的第一虚设栅绝缘层208a、第一虚设栅电极208b和第一掩模208c。

初始第一层间绝缘层可以充分填充该沟槽以及在第一方向上第一虚设栅结构208之间的间隙。可以平坦化初始第一层间绝缘层的上表面，直到露出第一虚设栅结构208的上表面以形成第一层间绝缘层(未示出)和绝缘图案210。第一层间绝缘层可以形成在第一虚设栅结构208之间。绝缘图案210可以形成在该沟槽中。

绝缘图案210可以形成在第一栅极切割区域C1和第二栅极切割区域C2中的隔离层104上。绝缘图案210可以在第一方向上延伸。

参考图33，可以蚀刻第一虚设栅结构208以形成第一开口212。第一p有源鳍202b、第一n有源鳍202a和隔离层104可以由第一开口212露出。

由第一开口212露出的第一p有源鳍202b和第一n有源鳍202a的表面可以被氧化以形成垫氧化物层(未示出)。可以在第一层间绝缘层、绝缘图案210和垫氧化物层上共形地形成具有高介电常数的金属氧化物层214。金属氧化物层214可以形成在露出的层的整个表面上。

参照图34和图35，可以在金属氧化物层214上形成第一牺牲层216，以充分填充第一开口212。第一牺牲层216可以覆盖绝缘图案210和第一层间绝缘层的上表面。在示例实施例中，第一牺牲层216可以包括底部抗反射涂层(BARC)。

在一些示例实施例中，在形成第一牺牲层216之前，可以在金属氧化物层214上形成用于控制阈值电压的金属层。

可以在第一牺牲层216上形成硬掩模218。硬掩模218可以露出第一牺牲层216在n型区域与p型区域之间的边界I上形成的部分。硬掩模218的露出部分可以在第一方向上延伸。

可以使用硬掩模218作为蚀刻掩模来顺序蚀刻第一牺牲层216和金属氧化物层214，以形成沟槽220。可以通过在蚀刻工艺期间去除金属氧化物层214的一部分来分离金属氧化物层214，以在n型区域上形成第一金属氧化物层214a并且在p型区域上形成第二金属氧化物层214b。在第一金属氧化物层214a与第二金属氧化物层214b之间形成金属氧化物层缺失区域R3。第一金属氧化物层214a可以形成在绝缘图案210、第一n有源鳍202a的表面以及第一n有源鳍202a之间的隔离层104上。第二金属氧化物层214b可以形成在绝缘图案210、第一p有源鳍202b的表面以及第一p有源鳍202b之间的隔离层104上。

该沟槽220可以沿边界I形成。可以通过蚀刻工艺去除金属氧化物层214，使得隔离层104可以由该沟槽220露出。因此，可以形成金属氧化物层缺失区域R3。

在示例实施例中，当在先前工艺中在金属氧化物层214上形成用于控制阈值电压的金属层时，可以在蚀刻工艺中一起蚀刻用于控制阈值电压的金属层以及金属氧化物层214。在这种情况下，用于控制阈值电压的金属层可以在边界I处被切割。

参考图36，去除硬掩模218。去除第一牺牲层216。因此，可以露出第一金属氧化物层214a和第二金属氧化物层214b的上表面。

在第一金属氧化物层214a、第二金属氧化物层214b以及第一金属氧化物层214a与第二金属氧化物层214b之间的隔离层104上共形地形成用于控制阈值电压的金属层222a和222b。在这种情况下，用于控制阈值电压的金属层222a和222b可以在边界I处连接。例如，用于控制n型晶体管的阈值电压的金属层222a可以形成在第一金属氧化物层214a上。用于控制p型晶体管的阈值电压的金属层222b可以形成在第二金属氧化物层214b上。

参考图37和图38，可以在用于控制阈值电压的金属层222a和222b上形成金属层以填充第一开口。可以干坦化该金属层，直到可以露出第一层间绝缘层和绝缘图案210的上表面以在第一开口中形成初始导电图案224。

再次参考图27和图28，可以部分地蚀刻初始导电图案224以形成上导电图案228。

可以在上导电图案228、第一层间绝缘层和绝缘图案210上形成封盖层以填充第一开口。可以平坦化封盖层直至第一层间绝缘层和绝缘图案210的上表面，以在上导电图案228上形成封盖图案230。

因此，栅电极结构232可以形成在第一金属氧化物层214a、第二金属氧化物层214b以及第一金属氧化物层214a与第二金属氧化物层214b之间的隔离层104上。栅电极结构232可以填充第一开口。在n型区域N中，栅电极结构232可以包括用于控制n型晶体管的阈值电压的金属层226a、上导电图案228和封盖图案230。在P型区域P中，栅电极结构232可以包括用于控制p型晶体管的阈值电压的金属层226b、上导电图案228和封盖图案230。

图39和图40是示出根据示例实施例的半导体器件的平面图和横截面图。

除了第一金属氧化物层和第二金属氧化物层的形状之外，该半导体器件可以与参照图27和图28所示的半导体器件基本相同。例如，衬底的n型区域和p型区域、第一有源鳍、绝缘图案和栅电极结构可以分别与参照图27和图28所示的那些基本相同。

参考图39和图40，第一开口可以延伸穿过第一层间绝缘层。第一开口可以在第二方向上延伸。绝缘图案210可以形成在第一栅极切割区域C1和第二栅极切割区域C2中的隔离层104上。

第一金属氧化物层214a可以形成在由第一开口露出的第一n有源鳍202a以及第一n有源鳍202a之间的隔离层104上。

第二金属氧化物层214b可以形成在由第一开口露出的第一p有源鳍202b以及第一p有源鳍202b之间的隔离层104上。第一金属氧化物层214a可以具有与第二金属氧化物层214b的材料相同的材料。

在图39至图40的实施例中，第一金属氧化物层214a和第二金属氧化物层214b没有形成在绝缘图案210的侧壁上。

n型晶体管和p型晶体管的栅极可以彼此电连接。然而，n型晶体管的第一金属氧化物层214a和p型晶体管的第二金属氧化物层214b可以在物理上彼此分离。

图41至图44是示出根据示例实施例的制造半导体器件的方法的平面图和横截面图。

首先，可以执行参考图29和图30所示的工艺，以在第一有源鳍202a和202b以及隔离层104上形成第一初始虚设栅结构206。可以在第一初始虚设栅结构206的侧壁上形成第一间隔物(未示出)。

可以在第一初始虚设栅结构206之间形成第一层间绝缘层(未示出)。

在示例实施例中，在该步骤中，不执行在第一栅极切割区域C1和第二栅极切割区域C2处切割第一初始虚设栅结构206以形成沟槽并在沟槽中形成绝缘图案的操作。

可以去除第一初始虚设栅结构206以形成第一开口。第一p有源鳍202b、第一n有源鳍202a和隔离层104可以由第一开口露出。

参照图41和图42，可以氧化由第一开口露出的第一p有源鳍和第一n有源鳍的表面，以形成垫氧化物层(未示出)。

可以在第一层间绝缘层和垫氧化物层上形成具有高介电常数的金属氧化物层。金属氧化物层可以形成在露出的层的整个表面上。

可以在金属氧化物层上形成第一牺牲层240以充分填充第一开口。第一牺牲层240可以覆盖第一层间绝缘层的上表面。在示例实施例中，第一牺牲层240可以包括BARC。

在一些示例实施例中，在形成第一牺牲层240之前，可以在金属氧化物层上共形地形成用于控制阈值电压的金属层。

可以在第一牺牲层240上形成硬掩模242。硬掩模242可以露出第一牺牲层240在n型区域与p型区域之间的边界I上形成的部分。硬掩模242的露出部分可以在第一方向上延伸。

可以使用硬掩模242作为蚀刻掩模来顺序蚀刻第一牺牲层240和金属氧化物层，以形成沟槽244。可以通过蚀刻工艺分离金属氧化物层，以在n型区域上形成第一金属氧化物层214a并且在p型区域上形成第二金属氧化物层214b。第一金属氧化物层214a可以形成在第一n有源鳍202a的表面以及第一n有源鳍202a之间的隔离层104上。第二金属氧化物层214b可以形成在第一p有源鳍202b的表面以及第一p有源鳍202b之间的隔离层104上。

参考图43和图44，可以去除硬掩模242。可以去除第一牺牲层240。因此，可以露出第一金属氧化物层214a和第二金属氧化物层214b的上表面。

可以在第一金属氧化物层214a、第二金属氧化物层214b以及第一金属氧化物层214a与第二金属氧化物层214b之间的隔离层104上共形地形成用于控制阈值电压的金属层244a和244b。在这种情况下，用于控制阈值电压的金属层244a和244b可以在边界处连接。例如，用于控制n型晶体管的阈值电压的金属层244a可以形成在第一金属氧化物层214a上。用于控制p型晶体管的阈值电压的金属层244b可以形成在第二金属氧化物层214b上。

可以在用于控制阈值电压的金属层244a和244b上形成金属层以填充第一开口。可以平坦化该金属层，直到可以露出第一层间绝缘层的上表面以在第一开口中形成初始导电图案246。

再次参考图39和图40，可以部分地蚀刻初始导电图案246的上部以形成上导电图案246a。可以在上导电图案246a上形成封盖图案250。

可以蚀刻在第一栅极切割区域和第二栅极切割区域处形成的封盖图案250、上导电图案246a和第一层间绝缘层以形成栅电极结构。在蚀刻工艺中，可以去除在第一栅极切割区域C1和第二栅极切割区域C2处形成的第一金属氧化物层214a和第二金属氧化物层214b。

可以形成绝缘层以填充通过蚀刻工艺形成的沟槽。可以平坦化该绝缘层，直到可以露出封盖图案250的上表面以形成绝缘图案210。

如上所述，可以在形成第一金属氧化物层214a和第二金属氧化物层214b之后形成绝缘图案210。因此，第一金属氧化物层214a和第二金属氧化物层214b可以不形成在绝缘图案210的侧壁上。

图45和图46是示出根据示例实施例的半导体器件的平面图和横截面图。

除了栅结构和布线之外，图45和图46所示的半导体器件可以与参照图27和图28所示的半导体器件基本相同。例如，衬底的n型区域和p型区域以及第一有源鳍可以分别与参考图27和图28所示的那些基本相同。

参考图45和图46，第一开口和第二开口可以延伸穿过第一层间绝缘层。可以在第一开口中形成n型晶体管的栅结构。可以在第二开口中形成p型晶体管的栅结构。可以在第二方向上第一开口和第二开口之间形成第二绝缘图案210b。

第一绝缘图案210a可以形成在第一栅极切割区域C1和第二栅极切割区域C2上。

第一金属氧化物层214a可以形成在由第一开口露出的第一n有源鳍202a的表面以及第一n有源鳍202a之间的隔离层104上。第一金属氧化物层214a可以不形成在第一绝缘图案210a和第二绝缘图案210b上(例如，第一绝缘图案210a和第二绝缘图案210b的侧壁上)。

第二金属氧化物层214b可以形成在由第二开口露出的第一p有源鳍202b的表面以及第一p有源鳍202b之间的隔离层104上。第二金属氧化物层214b可以不形成在第一绝缘图案210a和第二绝缘图案210b上(例如，第一绝缘图案210a和第二绝缘图案210b的侧壁上)。

第一栅电极结构251a可以形成在第一开口中以覆盖第一金属氧化物层214a。第二栅电极结构251b可以形成在第二开口中以覆盖第二金属氧化物层214b。

第一栅电极结构251a可以形成在n型区域中，并且第二栅电极结构251b可以形成在p型区域中。第一栅电极结构251a和第二栅电极结构251b可以彼此间隔开。因此，第一栅电极结构251a和第二栅电极结构251b可以在物理上彼此分离。

上层间绝缘层252可以形成在第一栅电极结构251a、第二栅电极结构251b、第一绝缘图案210a和第二绝缘图案210b以及第一层间绝缘层上。

上布线254可以形成为穿过上层间绝缘层254，使得第一栅电极结构251a和第二栅电极结构251b的上部通过上布线254彼此电连接。

图47至图50是示出根据示例实施例的制造半导体器件的方法的平面图和横截面图。

参照图47和图48，首先，可以执行参考图41和图42所示的工艺，以在第一层间绝缘层和垫氧化物层上形成具有高介电常数的金属氧化物层214。然后，可以不执行对金属氧化物层214的蚀刻。

可以在金属氧化物层214上形成用于控制阈值电压的金属层244a和244b。可以在第一开口中形成上导电图案246。可以在上导电图案246上形成封盖图案250。

参考图49和图50，可以蚀刻位于第一栅极切割区域C1、第二栅极切割区域C2和边界I处的封盖图案250、上导电图案246、用于控制阈值电压的金属层244a和244b、金属氧化物层214以及第一层间绝缘层，以在n型区域中形成第一栅电极结构251a并且在p型区域中形成第二栅电极结构251b。此外，第一金属氧化物层214a可以形成在n型区域上，并且第二金属氧化物层214b可以形成在p型区域上。

可以形成绝缘图案以填充通过蚀刻工艺形成的沟槽。例如，第一绝缘图案210a可以形成在第一栅极切割区域C1和第二栅极切割区域C2处的沟槽中。第二绝缘图案210b可以形成在边界I处的沟槽中。

再次参照图45和图46，可以在第一栅电极结构251a、第二栅电极结构251b、第一绝缘图案210a和第二绝缘图案210b以及第一层间绝缘层上形成上层间绝缘层252。

上布线254可以形成为穿过上层间绝缘层252，使得第一栅电极结构251a和第二栅电极结构251b通过上布线254彼此电连接。

前述内容是对示例实施例的说明，而不应被解释为对其的限制。虽然已经描述了一些示例实施例，但是本领域技术人员将容易理解，在不实质上脱离本发明构思的新颖教义和优点的情况下，可以在示例实施例中进行多种修改。因此，所有这种修改旨在被包括在由权利要求限定的本发明的范围内。在权利要求中，装置加功能条款旨在包含本文描述的执行所述功能的结构，并且不仅包括结构等同物还包括等同结构。因此，应理解，前述内容是对各种示例实施例的说明，而不应被解释为受限于所公开的具体示例实施例，并且对所公开的示例实施例的修改以及其他示例实施例旨在被包括在所附权利要求的范围内。