一种高速大面阵红外成像电路
阅读说明：本技术 一种高速大面阵红外成像电路 (High-speed large-area-array infrared imaging circuit ) 是由 苗壮 李宁珍 龚瑞 关智聪 刘菁菁 龚文 张丰收 许羽 于 2021-06-25 设计创作，主要内容包括：本发明公开了一种高速大面阵红外成像电路,包括滤波电路、一级运放电路、二级运放电路、多通道高速AD转换电路、处理器FPGA；其中,处理器FPGA完成探测器及多通道高速AD转换电路的配置,使探测器正常输出图像信号,多通道高速AD能够开始采集信号；滤波电路将原始图像信号低通滤波后发送至一级运放电路；一级运放电路将滤波后的信号进行跟随及偏置；二级运放电路将一级运放处理的信号进行比例缩放及差分变换；多通道高速AD转换电路采集差分信号并数字化送至处理器FPGA；处理器FPGA采集多通道高速AD转换电路的数据,打包后送至下一级系统。本发明减少图像采集噪声,提高图像采集速度,提高产品的灵敏域。(The invention discloses a high-speed large-area-array infrared imaging circuit which comprises a filter circuit, a primary operational amplifier circuit, a secondary operational amplifier circuit, a multi-channel high-speed AD conversion circuit and a processor FPGA; the FPGA completes the configuration of the detector and the multi-channel high-speed AD conversion circuit, so that the detector normally outputs image signals, and the multi-channel high-speed AD can start to acquire the signals; the filtering circuit low-pass filters the original image signal and then sends the filtered image signal to the first-stage operational amplifier circuit; the first-stage operational amplifier circuit follows and biases the filtered signal; the second-stage operational amplifier circuit performs scaling and differential conversion on the signals processed by the first-stage operational amplifier; the multi-channel high-speed AD conversion circuit collects differential signals and digitalizes the signals to be sent to the FPGA; and the FPGA acquires data of the multi-channel high-speed AD conversion circuit, packages the data and sends the data to a next-stage system. The invention reduces the image acquisition noise, improves the image acquisition speed and improves the sensitive domain of the product.)
技术领域
本发明属于微电子和光电子技术领域，尤其涉及一种高速大面阵红外成像电路。
背景技术
红外成像技术在军用领域已成为当今世界研究的热点。第三代红外探测器的问世，使得红外成像技术在军事应用上又上升了一个台阶。高帧频、大面阵探测器也应运而生。高帧频、大面阵红外探测器在导引头系统中的运用，使得导引头的性能有极大的提升。多阵列可提高产品的灵敏阈，使产品探测更远的目标；高帧频可使产品的目标信息迅速更新，使得导弹的预推轨迹更加准确，带宽增加，减少目标丢失，实现精确制导。
目前大多数红外成像电路只实现小面阵红外探测器的采集。对于高帧频、大面阵的探测器采集电路的设计还有待验证。
发明内容
本发明解决的技术问题是：克服现有低速图像采样技术的不足，提供了一种高速大面阵红外成像电路，通过滤波电路完成探测器信号的高频滤波，一级运放电路将滤波后的信号进行跟随及偏置以提高探测器的带载能力，二级运放电路将一级运放处理的信号进行比例缩放及差分变换，以减少电路上的共模干扰，匹配高速采集模块的输入；多通道高速AD转换电路将差分信号模数转换后送至处理器FPGA；处理器FPGA采集多通道高速AD转换电路的数据，实现了信号的高速采集。
本发明目的通过以下技术方案予以实现：一种高速大面阵红外成像电路，包括：滤波电路、一级运放电路、二级运放电路、多通道高速AD转换电路和处理器FPGA；其中，所述滤波电路将探测器输出信号进行滤波后得到滤波后的信号送给所述一级运放电路；所述一级运放电路将滤波后的信号进行直流偏置与隔离后得到偏置后的信号送给所述二级运放电路；所述二级运放电路将偏置后的信号进行比例缩放和差分变换后得到差分信号送给所述多通道高速AD转换电路；所述多通道高速AD转换电路将差分信号进行模数转换后送给处理器FPGA。
上述高速大面阵红外成像电路中，所述滤波电路包括电容C100、电阻R1、电容C101、电阻R4、电容C102、电阻R11、电容C103和电阻R14；其中，电容C100的正极、电阻R1的正极均与一级运放电路的N1A的3脚连接，C100的负极、电阻R1的负极均与GND_TCQ连接；电容C101的正极、电阻R4的正极均与一级运放电路的N1C的10脚连接，C101的负极、电阻R4的负极均与GND_TCQ连接；电容C102的正极、电阻R11的正极均与一级运放电路的N2A的3脚连接，C102的负极、电阻R11的负极均与GND_TCQ连接；电容C103的正极、电阻R14的正极均与一级运放电路的N1A的3脚连接，C103的负极、电阻R14的负极均与GND_TCQ连接。
上述高速大面阵红外成像电路中，一级运放电路包含运放N1A、运放N1B、电阻R7、电阻R8、电容C1、电容C7、运放N1C、运放N1D、电阻R9、电阻R10、电容C8、运放N2A、运放N2B、电阻R17、电阻R18、电容C4、电容C9、运放N2C、运放N2D、电阻R19、电阻R20和电容C10；其中，运放N1A的2脚接电阻R7的负极，运放N1A的4脚分别接电源VC、电容C1的正极，运放N1A的1脚分别接电阻R7的正极、电阻R29的正极，运放N1A的11脚分别接GND_TCQ、电容C7的负极；电容C1的负极接GND_TCQ；电容C7的正极分别接直流偏置VF、运放N1B的5脚；运放N1B的6脚接电阻R8的负极，运放N1B的7脚分别接R8的正极、电阻R30的正极；运放N1C的9脚接电阻R9的负极，运放N1C的8脚分别接电阻R9的正极、电阻R31的正极，电容C8正极分别接直流偏置VF、运放N1D的12脚，电容C8的负极接GND_TCQ，运放N1D的13脚接电阻R10的负极，运放N1D的14脚分别接电阻R10的正极、电阻R32的正极；运放N2A的2脚接电阻R17的负极，运放N2A的4脚分别接电源VC、电容C4的正极，运放N2A的1脚分别接电阻R17的正极、电阻R33的正极，运放N2A的11脚分别接GND_TCQ、电容C9的负极；电容C4的负极接GND_TCQ；电容C9的正极接直流偏置VF、运放N2B的5脚；运放N2B的6脚接电阻R18的负极，运放N2B的7脚分别接R18的正极、电阻R34的正极；运放N2C的9脚接电阻R19的负极，运放N2C的8脚分别接电阻R19的正极、电阻R35的正极，电容C10正极分别接直流偏置VF、运放N2D的12脚，电容C10的负极接GND_TCQ，运放N1D的13脚接电阻R20的负极，运放N1D的14脚分别接电阻R20的正极、电阻R36的正极。
上述高速大面阵红外成像电路中，二级运放电路包括差分运放电路N3、电阻R21、电阻R22、电阻R29、电阻R30、电容C11、电容C2、差分运放电路N4、电阻R23、电阻R24、电阻R31、电阻R32、电容C12、电容C3、差分运放电路N5、电阻R25、电阻R26、电阻R33、电阻R34、电容C13、电容C5、差分运放电路N6、电阻R27、电阻R28、电阻R35、电阻R36、电容C14和电容C6；其中，差分运放电路N3的1脚分别接电阻R30的负极、电阻R22的正极，差分运放电路N3的2脚分别接电容C11的正极、电阻R45的正极，差分运放电路N3的3脚分别接电源VC、电容C2的正极，差分运放电路N3的4脚分别接电阻R22的负极、电阻R61的正极，差分运放电路N3的5脚分别接电阻R21的负极、电阻R60的正极，差分运放电路N3的6脚接GND_TCQ，差分运放电路N3的7脚悬空，差分运放电路N3的8脚分别接电阻R29的负极、电阻R21的正极；电容C13的负极、电容C5的负极均接GND_TCQ；差分运放电路N4的1脚分别接电阻R32的负极、电阻R24的正极，差分运放电路N4的2脚分别接电容C12的正极、电阻R45的正极，差分运放电路N4的3脚分别接电源VC、电容C3的正极，差分运放电路N4的4脚分别接电阻R22的负极、电阻R62的正极，差分运放电路N4的5脚分别接电阻R23的负极、电阻R63的正极，差分运放电路N4的6脚接GND_TCQ，差分运放电路N4的7脚悬空，差分运放电路N4的8脚分别接电阻R31的负极、电阻R23的正极；电容C12的负极、电容C3的负极均接GND_TCQ；差分运放电路N5的1脚分别接电阻R34的负极、电阻R26的正极，差分运放电路N5的2脚分别接电容C13的正极、电阻R45的正极，差分运放电路N5的3脚分别接电源VC、电容C5的正极，差分运放电路N5的4脚分别接电阻R22的负极、电阻R65的正极，差分运放电路N5的5脚分别接电阻R25的负极、电阻R64的正极，差分运放电路N5的6脚接GND_TCQ，差分运放电路N5的7脚悬空，差分运放电路N5的8脚分别接电阻R33的负极、电阻R25的正极；电容C13的负极、电容C5的负极均接GND_TCQ；差分运放电路N6的1脚分别接电阻R35的负极、电阻R27的正极，差分运放电路N6的2脚分别接电容C14的正极、电阻R45的正极，差分运放电路N6的3脚分别接电源VC、电容C6的正极，差分运放电路N6的4脚分别接电阻R28的负极、电阻R66的正极，差分运放电路N6的5脚分别接电阻R27的负极、电阻R67的正极，差分运放电路N6的6脚接GND_TCQ，差分运放电路N6的7脚悬空，差分运放电路N6的8脚分别接电阻R35的负极、电阻R27的正极；电容C14的负极、电容C6的负极均接GND_TCQ。
上述高速大面阵红外成像电路中，多通道高速AD转换电路包括AD采样芯片N10、电阻R45、电阻R60、电阻R60、电阻R61、电阻R62、电阻R63、电阻R64、电阻R65、电阻R66、电阻R67、电阻R68、电容C15、电容C16、电容C17、电容C18、电容C19、电容C20,电容C21、电容C22、电容C23、电容C24、电容C25、电容C26、电容C27、电容C28、电容C29、电容C76、电容C77、电容C78、电容C19、电容C84、电容C84、电容C30、电容C31、电容C32；其中，AD采样芯片N10的0脚接AGND，AD采样芯片N10的1脚分别接电阻R66的负极、电容C79的负极，AD采样芯片N10的2脚分别接电阻C79的正极、电阻R67的负极，AD采样芯片N10的3脚、4脚、7脚、34脚、39脚、45脚、4脚均接1.8VA，AD采样芯片N10的8脚、29脚均接1.8VAD，AD采样芯片N10的5脚接电容C31的负极，AD采样芯片N10的6脚接电容C32的负极，AD采样芯片N10的27脚分别接电阻R49的负极、FPGA芯片N7E的P16脚，AD采样芯片N10的28脚分别接电阻R49的正极、FPGA芯片N7E的R16脚,AD采样芯片N10的26脚分别接电阻R50的负极、FPGA芯片N7E的N16脚，AD采样芯片N10的25脚分别接电阻R50的正极、FPGA芯片N7E的N15脚，AD采样芯片N10的24脚分别接电阻R51的负极、FPGA芯片N7E的L13脚，AD采样芯片N10的23脚分别接电阻R51的正极、FPGA芯片N7E的L16脚，AD采样芯片N10的22脚分别接电阻R52的负极、FPGA芯片N7E的K16脚，AD采样芯片N10的21脚分别接电阻R52的正极、FPGA芯片N7E的K15脚，AD采样芯片N10的20脚分别接电阻R58的负极、FPGA芯片N7E的J14脚，AD采样芯片N10的19脚分别接电阻R58的正极、FPGA芯片N7E的J12脚，AD采样芯片N10的16脚分别接电阻R53的负极、FPGA芯片N7E的J16脚，AD采样芯片N10的15脚分别接电阻R53的正极、FPGA芯片N7E的J15脚，AD采样芯片N10的14脚分别接电阻R54的负极、FPGA芯片N7F的H16脚，AD采样芯片N10的13脚分别接电阻R54的正极、FPGA芯片N7F的H15脚，AD采样芯片N10的12脚分别接电阻R55的负极、FPGA芯片N7F的C16脚，AD采样芯片N10的11脚分别接电阻R55的正极、FPGA芯片N7E的C15脚，AD采样芯片N10的10脚分别接电阻R56的负极、FPGA芯片N7F的D16脚，AD采样芯片N10的9脚分别接电阻R56的正极、FPGA芯片N7F的D15脚，AD采样芯片N10的18脚分别接电阻R49的负极、FPGA芯片N7E的P16脚，AD采样芯片N10的17脚分别接电阻R49的正极、FPGA芯片N7E的R16脚，AD采样芯片N10的30脚接FPGA芯片N7C的R7脚，AD采样芯片N10的31脚接FPGA芯片N7C的T6脚，AD采样芯片N10的32脚接FPGA芯片N7C的R6脚，AD采样芯片N10的44脚接FPGA芯片N7C的T7脚，AD采样芯片N10的43脚分别接电阻R45的负极、电容C30的正极，AD采样芯片N10的47脚分别接电阻R64的负极、电容C78的负极，AD采样芯片N10的48脚分别接电阻C78的正极、电阻R65的负极，AD采样芯片N10的37脚分别接电阻R62的负极、电容C77的负极，AD采样芯片N10的38脚分别接电阻C77的正极、电阻R63的负极，AD采样芯片N10的35脚分别接电阻R60的负极、电容C76的负极，AD采样芯片N10的36脚分别接电阻C76的正极、电阻R61的负极，AD采样芯片N10的41脚接AGND；电容C15的正极、电容C16的正极、电容C17的正极、电容C18的正极、电容C19的正极、电容C20的正极、电容C22的正极、电容C23的正极、电容C24的正极、电容C25的正极、电容C26的正极、电容C27的正极和电容C28的正极均接1.8VA；电容C15的负极、电容C16的负极、电容C17的负极、电容C18的负极、电容C19的负极、电容C20的负极,、电容C21的负极、电容C22的负极、电容C23的负极、电容C24的负极、电容C25的负极、电容C26的负极、电容C27的负极、电容C28的负极、电容C29的负极和电容C30的负极均接AGND。
上述高速大面阵红外成像电路中，处理器FPGA包括FPGA芯片N7A、FPGA芯片N7I、FPGA芯片N7J、FPGA芯片N7D、FPGA芯片N7K、FPGA芯片N7L、FPGA芯片N7M、晶振N9、闪存N8、电阻R37、电阻R38、电阻R39、电阻R40、电阻R41、电阻R42、电阻R49、电阻R50、电阻R51、电阻R52、电阻R53、电阻R54、电阻R55、电阻R56、电阻R57、电阻R5、电容C44、电容C45、电容C46、电容C47、电容C48、电容C49、电容C50、电容C51、电容C52、电容C53、电容C54、电容C55、电容C56、电容C57、电容C58、电容C59、电容C60、电容C61、电容C62、电容C63、电容C64、电容C65、电容C66、电容C67、电容C68、电容C69、电容C70、电容C71、电容C72、电容C73、电容C74、电容C75和电容C80；其中，FPGA芯片N7A的C1脚接闪存N8的5脚，FPGA芯片N7A的D2脚接闪存N8的1脚，FPGA芯片N7A的H2脚接闪存N8的2脚，FPGA芯片N7I的R9脚接晶振N9的3脚，FPGA芯片N7J的H4脚接电阻R37的负极，FPGA芯片N7J的J4脚接烧写接插件JTAG的1脚，FPGA芯片N7J的H3脚接电阻R38的负极，FPGA芯片N7J的J5脚接电阻R39的负极，FPGA芯片N7J的H13脚、H12脚均接2.5VD，FPGA芯片N7J的G12脚、J3脚均接DGND，FPGA芯片N7J的H1脚接闪存N8的6脚，FPGA芯片N7J的H14脚接电阻R40的负极，FPGA芯片N7J的H5脚接电阻R41的负极，FPGA芯片N7J的F4脚接电阻R42的负极，FPGA芯片N7K的E3脚、G3脚、A16脚、C10脚、C13脚、A1脚、C4脚、C7脚均接3.3VD，FPGA芯片N7K的K3脚、M3脚、P10脚、P13脚、T16脚、K14脚、M14脚、E14脚、G14脚、L5脚、F12脚、F5脚、L12脚均接2.5VD，FPGA芯片N7K的P4脚、P7脚、T1脚均接1.8VD，FPGA芯片N7K的F7脚、F11脚、G6脚、G7脚、G8脚、G9脚、G10脚、H6脚、H11脚、J6脚、K7脚、K11脚、N4脚、D13脚、N13脚均接1.2VD，FPGA芯片N7L的H7脚、H8脚、H9脚、H10脚、J7脚、J8脚、J9脚、J10脚、F6脚、F10脚、J11脚、K8脚、B2脚、B15脚、C5脚、C12脚、D7脚、D10脚、E4脚、E13脚、G4脚、G13脚、K4脚、K13脚、M4脚、M13脚、N7脚、N10脚、P5脚、P12脚、R2脚、R15脚、M5脚、E12脚、E5脚、M12脚均接DGND；晶振N9的1脚悬空，晶振N9的2脚分别接电容C80的负极、DGND，晶振N9的4脚接2.5VD；闪存N8的3脚接3.3VD，闪存N8的4脚接DGND，闪存N8的7脚、8脚均接3.3VD、电容C81的正极；电容C81的负极接DGND，电阻R37、电阻R39的正极均接3.3VD，电阻R38的负极接DGND，电阻R40接2.5VD，电阻R41、电阻R42均接3.3VD；电容C44、电容C45、电容C46、电容C47、电容C48、电容C49、电容C50、电容C51、电容C52、电容C53、电容C54、电容C55、电容C56、电容C57、电容C58、电容C59、电容C60、电容C61、电容C62、电容C63、电容C64、电容C65、电容C66、电容C67、电容C68、电容C69、电容C70、电容C71、电容C72、电容C73、电容C74、电容C75和电容C80的负极接DGND；电容C44、电容C45、电容C46、电容C47、电容C48、电容C49、电容C50、电容C51、电容C52、电容C53、电容C54和电容C55的正极接1.2VD；电容C56、电容C57、电容C58、电容C59、电容C60、电容C61、电容C62、电容C63和电容C64接2.5VD；电容C65、电容C66和电容C67接1.8VD；电容C68、电容C69、电容C70、电容C71、电容C72、电容C73、电容C74和电容C75正极接3.3VD；FPGA芯片N7M的L5脚、F12脚、F5脚、L12脚接2.5VD；N4脚、D13脚、D4脚、N13脚接1.2VD；M5脚、E12脚、E5脚、M12脚接DGND。
上述高速大面阵红外成像电路中，运放N1A、运放N1B、运放N1C、运放N1D、运放N2A、运放N2B、运放N2C和运放N2D的型号均为OPA4354。
上述高速大面阵红外成像电路中，差分运放电路N3、差分运放电路N4、差分运放电路N5和差分运放电路N6的型号均为LT1994。
上述高速大面阵红外成像电路中，FPGA芯片N7A、、N7I、N7J、N7K、N7L、N7M型号为EP3C16U256I7。
上述高速大面阵红外成像电路中，一级运放N1、N2的型号为OPA4354。
上述高速大面阵红外成像电路中，二级差运放N3、N4、N5、N6的型号为LT1994。
上述高速大面阵红外成像电路中，AD芯片N10的型号为AD9245。
上述高速大面阵红外成像电路中，FPGA芯片N7A的型号为EP3C16U25617。
上述高速大面阵红外成像电路中，FPGA芯片N7C的型号为EP3C16U25617。
上述高速大面阵红外成像电路中，FPGA芯片N7I的型号为EP3C16U25617。
上述高速大面阵红外成像电路中，FPGA芯片N7J的型号为EP3C16U25617。
上述高速大面阵红外成像电路中，FPGA芯片N7K的型号为EP3C16U25617。
上述高速大面阵红外成像电路中，FPGA芯片N7L的型号为EP3C16U25617。
上述高速大面阵红外成像电路中，FPGA芯片N7M的型号为EP3C16U25617。
上述高速大面阵红外成像电路中，闪存N8的型号为EPCQ4ASI8N。
上述高速大面阵红外成像电路中，晶振N9的型号为ZPB28-64MHz。
本发明与现有技术相比具有如下有益效果：
(1)本发明滤波器带宽可调，可根据不同的采样率设置滤波器的截至频率点，减少高频图像采集噪声。
(2)本发明将输入信号通过差分运放比例缩小，提高了信号的采样频率。
(3)本发明通过多通道数据采集，提高了图像采集速度。
(4)本发明提高产品的灵敏域。
(5)本发明可使产品的目标信息迅速更新，使得制导的预推轨迹更加准确，带宽增加，减少目标丢失，实现精确制导。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1是本发明的高速大面阵红外成像电路的结构框图；
图2是本发明滤波电路的示意图；
图3(a)是本发明的一级运放电路的一个示意图；
图3(b)是本发明的一级运放电路的另一示意图；
图3(c)是本发明的一级运放电路的又一示意图；
图3(d)是本发明的一级运放电路的又一示意图；
图4(a)是本发明的二级运放电路的一个示意图；
图4(b)是本发明的二级运放电路的另一个示意图；
图4(c)是本发明的二级运放电路的又一个示意图；
图4(d)是本发明的二级运放电路的又一个示意图；
图5是本发明的多通道高速AD转换电路示意图；
图6是本发明的FPGA配置引脚连接图；
图7是本发明的FPGA电源引脚连接图；
图8是本发明去耦电容连接的示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
图1是本发明的高速大面阵红外成像电路的结构框图。如图1所示，该高速大面阵红外成像电路包括：滤波电路、一级运放电路、二级运放电路、多通道高速AD转换电路、处理器FPGA；其中，
处理器FPGA完成探测器及多通道高速AD转换电路的配置，使探测器正常输出图像信号，多通道高速AD能够开始采集信号；滤波电路将原始图像信号低通滤波后发送至一级运放电路；一级运放电路将滤波后的信号进行跟随及偏置；二级运放电路将一级运放处理的信号进行比例缩放及差分变换；多通道高速AD转换电路采集差分信号并数字化送至处理器FPGA；处理器FPGA采集多通道高速AD转换电路的数据，打包后送至下一级系统。
如图2所示，滤波电路包含通道1的电容C100、电阻R1，通道2的电容C101、电阻R4，通道3的电容C102、电阻R11，通道4的电容C103、电阻R14；其中，
通道1的电容C100的正极、电阻R1的正极与一级运放电路的N1A的3脚连接，C100的负极、电阻R1的负极与GND_TCQ连接。
通道2的电容C101的正极、电阻R4的正极与一级运放电路的N1C的10脚连接，C101的负极、电阻R4的负极与GND_TCQ连接。
通道3的电容C102的正极、电阻R11的正极与一级运放电路的N2A的3脚连接，C102的负极、电阻R11的负极与GND_TCQ连接。
通道4的电容C103的正极、电阻R14的正极与一级运放电路的N1A的3脚连接，C103的负极、电阻R14的负极与GND_TCQ连接。
如图3(a)、图3(b)、图3(c)和图3(d)所示，一级运放电路包含：通道1的运放N1A、N1B、电阻R7、电阻R8、电容C1、C7,通道2的运放N1C、N1D、电阻R9、电阻R10、电容C8,通道3的运放N2A、N2B、电阻R17、电阻R18、电容C4、C9,通道4的运放N2C、N2D、电阻R19、电阻R20、电容C10；其中，
通道1的运放N1A的2脚接电阻R7的负极，4脚接电源VC、电容C1的正极，1脚接电阻R7的正极、电阻R29的正极，11脚接GND_TCQ、电容C7的负极；电容C1的负极接GND_TCQ；电容C7的正极接直流偏置VF、运放N1B的5脚；运放N1B的6脚接电阻R8的负极，7脚接R8的正极、电阻R30的正极。
通道2的运放N1C的9脚接电阻R9的负极，8脚接电阻R9的正极、电阻R31的正极，电容C8正极接直流偏置VF、运放N1D的12脚，电容C8的负极接GND_TCQ，运放N1D的13脚接电阻R10的负极，14脚接电阻R10的正极、电阻R32的正极。
通道3的运放N2A的2脚接电阻R17的负极，4脚接电源VC、电容C4的正极，1脚接电阻R17的正极、电阻R33的正极，11脚接GND_TCQ、电容C9的负极；电容C4的负极接GND_TCQ；电容C9的正极接直流偏置VF、运放N2B的5脚；运放N2B的6脚接电阻R18的负极，7脚接R18的正极、电阻R34的正极。
通道4的运放N2C的9脚接电阻R19的负极，8脚接电阻R19的正极、电阻R35的正极，电容C10正极接直流偏置VF、运放N2D的12脚，电容C10的负极接GND_TCQ，运放N1D的13脚接电阻R20的负极，14脚接电阻R20的正极、电阻R36的正极。
如图4(a)、图4(b)、图4(c)和图4(d)所示，二级运放电路包含于：通道1的差分运放电路N3，比例变换电阻R21、R22、R29、R30，电容C11、电容C2；通道2的差分运放电路N4，比例变换电阻R23、R24、R31、R32，电容C12、电容C3；通道3的差分运放电路N5，比例变换电阻R25、R26、R33、R34，电容C13、电容C5；通道4的差分运放电路N6，比例变换电阻R27、R28、R35、R36，电容C14、电容C6；其中，
通道1的差分运放N3的1脚接电阻R30的负极、电阻R22的正极，2脚接电容C11的正极、电阻R45的正极，3脚接电源VC、电容C2的正极，4脚接电阻R22的负极、电阻R61的正极，5脚接电阻R21的负极、电阻R60的正极，6脚接GND_TCQ，7脚悬空，8脚接电阻R29的负极、电阻R21的正极；电容C13的负极、电容C5的负极接GND_TCQ。
通道2的差分运放N4的1脚接电阻R32的负极、电阻R24的正极，2脚接电容C12的正极、电阻R45的正极，3脚接电源VC、电容C3的正极，4脚接电阻R22的负极、电阻R62的正极，5脚接电阻R23的负极、电阻R63的正极，6脚接GND_TCQ，7脚悬空，8脚接电阻R31的负极、电阻R23的正极；电容C12的负极、电容C3的负极接GND_TCQ。
通道3的差分运放N5的1脚接电阻R34的负极、电阻R26的正极，2脚接电容C13的正极、电阻R45的正极，3脚接电源VC、电容C5的正极，4脚接电阻R22的负极、电阻R65的正极，5脚接电阻R25的负极、电阻R64的正极，6脚接GND_TCQ，7脚悬空，8脚接电阻R33的负极、电阻R25的正极；电容C13的负极、电容C5的负极接GND_TCQ。
通道4的差分运放N6的1脚接电阻R35的负极、电阻R27的正极，2脚接电容C14的正极、电阻R45的正极，3脚接电源VC、电容C6的正极，4脚接电阻R28的负极、电阻R66的正极，5脚接电阻R27的负极、电阻R67的正极，6脚接GND_TCQ，7脚悬空，8脚接电阻R35的负极、电阻R27的正极；电容C14的负极、电容C6的负极接GND_TCQ。
如图5所示，多通道高速AD转换电路包含：AD采样芯片N10，电阻R45，电阻R60，电阻R60，电阻R61，电阻R62，电阻R63，电阻R64，电阻R65，电阻R66，电阻R67，电阻R68，电容C15，电容C16，电容C17，电容C18，电容C19，电容C20,电容C21，电容C22，电容C23，电容C24，电容C25，电容C26，电容C27，电容C28，电容C29，电容C76，电容C77，电容C78，电容C19，电容C84，电容C84，电容C30，电容C31，电容C32；其中，
AD采样芯片N10的0脚接AGND，1脚接电阻R66的负极、电容C79的负极，2脚接电阻C79的正极、电阻R67的负极，3脚、4脚、7脚、34脚、39脚、45脚、4脚接1.8VA，8脚、29脚接1.8VAD，5脚接电容C31的负极，6脚接电容C32的负极，27脚接电阻R49的负极、N7E的P16脚，28脚接电阻R49的正极、N7E的R16脚,26脚接电阻R50的负极、N7E的N16脚，25脚接电阻R50的正极、N7E的N15脚，24脚接电阻R51的负极、N7E的L13脚，23脚接电阻R51的正极、N7E的L16脚，22脚接电阻R52的负极、N7E的K16脚，21脚接电阻R52的正极、N7E的K15脚，20脚接电阻R58的负极、N7E的J14脚，19脚接电阻R58的正极、N7E的J12脚，16脚接电阻R53的负极、N7E的J16脚，15脚接电阻R53的正极、N7E的J15脚，14脚接电阻R54的负极、N7F的H16脚，13脚接电阻R54的正极、N7F的H15脚，12脚接电阻R55的负极、N7F的C16脚，11脚接电阻R55的正极、N7E的C15脚，10脚接电阻R56的负极、N7F的D16脚，9脚接电阻R56的正极、N7F的D15脚，18脚接电阻R49的负极、N7E的P16脚，17脚接电阻R49的正极、N7E的R16脚，30脚接N7C的R7脚，31脚接N7C的T6脚，32脚接N7C的R6脚，44脚接N7C的T7脚，43脚接电阻R45的负极，电容C30的正极，47脚接电阻R64的负极、电容C78的负极，48脚接电阻C78的正极、电阻R65的负极，37脚接电阻R62的负极、电容C77的负极，38脚接电阻C77的正极、电阻R63的负极，35脚接电阻R60的负极、电容C76的负极，36脚接电阻C76的正极、电阻R61的负极，41脚接AGND；电容C15的正极，电容C16的正极，电容C17的正极，电容C18的正极，电容C19的正极，电容C20的正极,电容C22的正极，电容C23的正极，电容C24的正极，电容C25的正极，电容C26的正极，电容C27的正极，电容C28的正极接1.8VA；电容C15的负极，电容C16的负极，电容C17的负极，电容C18的负极，电容C19的负极，电容C20的负极,电容C21的负极,电容C22的负极，电容C23的负极，电容C24的负极，电容C25的负极，电容C26的负极，电容C27的负极，电容C28的负极,电容C29的负极,电容C30的负极,接AGND。
如图6、图7和图8所示，处理器FPGA包含FPGA芯片N7，晶振N9，闪存N8，电阻R37，电阻R38，电阻R39，电阻R40，电阻R41，电阻R42，电阻R49，电阻R50，电阻R51，电阻R52，电阻R53，电阻R54，电阻R55，电阻R56，电阻R57，电阻R5，电容C44，电容C45，电容C46，电容C47，电容C48，电容C49，电容C50，电容C51，电容C52，电容C53，电容C54，电容C55，电容C56，电容C57，电容C58，电容C59，电容C60，电容C61，电容C62，电容C63，电容C64，电容C65，电容C66，电容C67，电容C68，电容C69，电容C70，电容C71，电容C72，电容C73，电容C74，电容C75，电容C80；其中，FPGA芯片N7A的C1脚接闪存N8的5脚，D2脚接闪存N8的1脚，H2脚接闪存N8的2脚，N7I的R9脚接晶振N9的3脚，，N7J的H4脚接电阻R37的负极，J4脚接JTAG的1脚，H3脚接电阻R38的负极，J5脚接电阻R39的负极，H13脚、H12脚接2.5VD，G12脚、J3脚接DGND，H1脚接闪存N8的6脚，H14脚接电阻R40的负极，H5脚接电阻R41的负极，F4脚接电阻R42的负极，N7D的P14脚接电阻R69的正极，R14脚接电阻R70的正极，N7K的E3、G3、A16、C10、C13、A1、C4、C7脚接3.3VD，K3、M3、P10、P13、T16、K14、M14、E14、G14、L5、F12、F5、L12脚接2.5VD，P4、P7、T1脚接1.8VD，F7、F11、G6、G7、G8、G9、G10、H6、H11、J6、K7、K11、N4、D13、N13脚接1.2VD，N7LH7、H8、H9、H10、J7、J8、J9、J10、F6、F10、J11、K8、B2、B15、C5、C12、D7、D10、E4、E13、G4、G13、K4、K13、M4、M13、N7、N10、P5、P12、R2、R15、M5、E12、E5、M12脚接DGND；N9的1脚悬空，2脚接电容C80的负极、DGND，4脚接2.5VD；N8的3脚接3.3VD，4脚接DGND，7脚、8脚接3.3VD、电容C81的正极；电容C81的负极接DGND，电阻R37、R39的正极接3.3VD，电阻R38的负极接DGND，电阻R40接2.5VD，电阻R41、R42接3.3VD；电容C44，电容C45，电容C46，电容C47，电容C48，电容C49，电容C50，电容C51，电容C52，电容C53，电容C54，电容C55，电容C56，电容C57，电容C58，电容C59，电容C60，电容C61，电容C62，电容C63，电容C64，电容C65，电容C66，电容C67，电容C68，电容C69，电容C70，电容C71，电容C72，电容C73，电容C74，电容C75，电容C80的负极接DGND；电容C44，电容C45，电容C46，电容C47，电容C48，电容C49，电容C50，电容C51，电容C52，电容C53，电容C54，电容C55的正极接1.2VD；电容C56，电容C57，电容C58，电容C59，电容C60，电容C61，电容C62，电容C63，电容C64接2.5VD；电容C65，电容C66，电容C67接1.8VD；电容C68，电容C69，电容C70，电容C71，电容C72，电容C73，电容C74，电容C75正极接3.3VD。
一级运放N1、N2的型号为OPA4354。二级差运放N3、N4、N5、N6的型号为LT1994。AD芯片N10的型号为AD9245。FPGA芯片N7A的型号为EP3C16U25617。FPGA芯片N7C的型号为EP3C16U25617。FPGA芯片N7I的型号为EP3C16U25617。FPGA芯片N7J的型号为EP3C16U25617。FPGA芯片N7K的型号为EP3C16U25617。FPGA芯片N7L的型号为EP3C16U25617。FPGA芯片N7M的型号为EP3C16U25617。闪存N8的型号为EPCQ4ASI8N。晶振N9的型号为ZPB28-64MHz。
本发明滤波器带宽可调，可根据不同的采样率设置滤波器的截至频率点，减少高频图像采集噪声。本发明将输入信号通过差分运放比例缩小，提高了信号的采样频率。本发明通过通道数据采集，提高了图像采集速度。本发明提高产品的灵敏域。本发明可使产品的目标信息迅速更新，使得制导的预推轨迹更加准确，带宽增加，减少目标丢失，实现精确制导。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
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