具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

需要说明的是，当一个元件被认为是“连接”另一个元件时，它可以是直接连接到另一个元件，或者通过居中元件连接另一个元件。此外，以下实施例中的“连接”，如果被连接的对象之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。

在一个实施例中，如图1所示，提供了一种多板卡继电保护装置的时间同步方法，其主要包括S200、S400和S600，其中多板卡继电保护装置包括主钟板卡和从钟板卡，多板卡继电保护装置的时间同步方法是指控制主钟板卡和从钟板卡的时间信号一致的方法，即确保二者时间同步的方法。

S200：获取主钟板卡向从钟板卡发送主钟板卡时间信号和第一计时信号。

依据本申请提供的多板卡继电保护装置的时间同步方法可以应用于图2所示的应用环境中，可通过计算机的控制器来获取主钟板卡向从钟板卡发送的主钟板卡时间信号和第一计时信号。具体的，该控制器包括存储器和处理器，其存储器存储有计算机程序，其处理器执行该计算机程序时执行S200。还可通过计算机可读存储介质上存储的计算机程序实现S200的控制，该计算机可读存储介质上存储的计算机程序被处理器执行时执行S200。此外，依据本申请的时间同步方法中其它各个控制步骤也可均由上述控制器控制，或均由上述计算机可读存储介质上存储的计算机程序控制执行，上述控制器可以由主钟板卡中的CPU和从钟板卡中的CPU构成，其中，主钟板卡中的CPU控制主钟板卡执行相应的步骤，而从钟板卡中的CPU控制从钟板卡中执行相应的步骤。

S200中的主钟时间信号，是指主钟板卡对应的主钟时间信号的信号，主钟板卡内的各个功能模块均由主钟时间信号控制进行同步运作。第一计时信号为主钟板卡获得的一个计时信号的信号。

这里需要说明的板卡是一种印制电路板，简称PCB板，其制作时带有插芯，可以插入计算机的主电路板(主板)的插槽中，用来控制硬件的运行，比如显示器、采集卡等设备，安装驱动程序后，即可实现相应的硬件功能。图2所示的多板卡继电保护装置中的不同板卡之间通过总线通信，每块板卡均包括CPU(中央处理器的全英文名central processingunit的简称)芯片和FPGA(现场可编程逻辑门阵列的全英文名Field Programmable GateArray的简称)芯片。为了使各个不同板卡同步运作，需要对多板卡继电保护装置的进行对时。而为了降低时间同步成本，一般仅将多块板卡中一块板卡作为主钟板卡，如图2中的主钟板卡1，其它剩余板卡作为从钟板卡，如图2中的从钟板卡21、从钟板卡22。在设定好主从钟板卡后，仅控制主钟板卡根据外部对时信号进行对时，而从钟板卡则根据主钟板卡自身的主钟时间确定从钟板卡时间。其中，主钟板卡插在计算机的主电路板的主板卡槽位中，而插在主电路板卡中的其它卡槽位的均为从钟板卡，一般从钟板卡的块数可以为1至16块，在图2中仅示意了2块从钟板卡。

S400：在所述从钟板卡接收到所述主钟板卡时间信号和第一计时信号时，获取第二计时信号。

其中，S400可由上述控制器或计算机可读存储介质上存储的计算机程序控制从钟板卡在接收到主钟板卡发送的主钟板卡时间信号和第一计时信号时将其对应的信息进行存储，再由从钟板卡读取第二计时信号，例如由从钟板卡中的CPU芯片获取第二计时信号并进行存储。在一些实施例中，也可通过上述控制器直接读取第二计时信号。

S600：根据读取的所述第二计时信号和所述从钟板卡接收的所述主钟板卡时间信号、第一计时信号计算获得所述从钟板卡的从钟板卡时间信号。

具体的，可由上述控制器或计算机可读存储介质上存储的计算机程序控制从板卡中的CPU执行S600，也可以由上述控制器自身执行。

上述多板卡继电保护装置的时间同步方法中，通过获取主钟板卡发送的主钟板卡时间信号的同时，还一起获取第一计时信号，然后再从钟板卡接收到主钟板卡发送的数据后，获取第二计时信号，并根据第一计时信号和第二计时信号以及主钟板卡时间信号进行计算，可准确的获得当前的从钟板卡的从钟时间信号，以确保多板卡继电保护装置的多个板卡之间精准同步。

在一些实施例中，S200具体包括S210、S220和S230。

S210：控制主钟板卡读取第一计时信号。

具体的，上述控制器或计算机可读存储介质上存储的计算机程序控制主钟板卡中的CPU执行S210。

S220：将主钟板卡时间信号和第一计时信号组合成数据包，并控制从钟板卡接收数据包，以获得主钟板卡时间信号和第一计时信号。

控制主钟板卡的CPU执行S220中组合数据包的子步骤，以便以数据包的形式进行数据的并行传输，有利提高传输效率，控制从钟板卡的CPU执行S220中获取数据包的子步骤。

S230：控制主钟板卡通过LVDS总线向从钟板卡发送数据包，并进一步的将当前的主钟板卡时间信号的值写入主钟板卡内部的RTC芯片。

LVDS(低电压差分信号的全英文名Low-Voltage Differential Signaling简称)总线主要采用极低的电压摆幅高速差动传输数据，具有低功耗、低误码率、低串扰和低辐射等特点，其传输介质可以是铜质的PCB连线，也可以是平衡电缆。在控制主钟板卡的CPU获得上述数据包后，再控制主钟板卡的CPU控制该数据包由主钟板卡上的LVDS接口输出至LVDS总线，再通过LVDS总线传输至各个从钟板卡。在其它实施例中，主钟板卡发送的数据包还可通过其它高速总线传输至从钟板卡，而不局限于LVDS总线。在采用LVD总线传输上述数据包时，S220中的设定协议为与LVDS总线匹配的传输协议，当采用其它高速总线传输上述数据包时，上述设定协议为与其它高速总线匹配的传输协议。

在一些实施例中，S400包括S420和S430。

S420：对从钟板卡接收的主钟板卡时间信号和第一计时信号进行解码。

具体的，上述控制器或计算机可读存储介质上存储的计算机程序控制从钟板卡中的FPGA对接收的主钟板卡时间信号和第一计时信号进行解码。由于在，S220和S230中，主钟板卡将主钟板卡时间信号和第一计时信号组成数据包后再有高速传输总线(如LVDS)传输至从钟板卡，则从钟板卡接收的为包含主钟板卡时间信号和第一计时信号信息的数据包，则需要控制从钟板卡中的FPGA对该数据包进行解码，以获得主钟板卡时间信号和第一计时信号的信息，再将解码后获得的主钟板卡时间信号和第一计时信号的信息传输给对应从钟板卡中的CPU。

S430：判断解码后的主钟板卡时间信号和第一计时信号是否为有效信号，若是则执行S440，若否则执行S410。

S440：读取第二计时信号。

具体的，上述控制器或计算机可读存储介质上存储的计算机程序控制对应从钟板卡中的CPU执行S430和S440。此外，由于在，S220和S230中，主钟板卡将主钟板卡时间信号和第一计时信号组成数据包后再有高速传输总线(如LVDS)传输至从钟板卡，则在S430中，则对应从钟板卡中的CPU是通过判断上述数据包是否有效来判断主钟板卡时间信号和第一计时信号是否有效。这里需要说明的是判断数据包是否有效是指判断当前解码后的数据包中的信息是否与预设的接收数据包的信息匹配一致，若不一致则判断主钟板卡当前接收的数据包为无效数据包，即判断解码后的主钟板卡时间信号和第一计时信号是否为无效信号，否则判断判断主钟板卡当前接收的数据包为有效数据包，即判断解码后的主钟板卡时间信号和第一计时信号是否为有效信号。当S430的判断结果为是时，上述控制器或计算机可读存储介质上存储的计算机程序控制从钟板卡读取第二计时信号，否则控制从钟板卡继续等待接收主钟板卡传输过来的新数据包。

此外，在控制从钟板卡执行S420之前，还包括：

S410：控制从钟板卡判断当前是否接收到主钟板卡传输来的数据包(或主钟板卡时间信号和第一计时信号)。具体的，上述控制器或计算机可读存储介质上存储的计算机程序控制从钟主板卡中的CPU执行S410，若判断的结果为是则，控制执行S420，若判断的结果为否，则控制从钟板卡继续等待接收主钟板卡传输过来的新数据包。

以及，在控制从钟板卡执行S410之前，还包括控制从钟板卡中的CPU从上述高速总线(如LVDS总线)中读取主钟板卡传输来的数据包(或主钟板卡时间信号和第一计时信号)。

在一个实施例中，S600具体包括S610和S620。

S610：根据第一计时信号和第二计时信号计算获得主钟板卡时间信号和第一计时信号由主钟板卡传输至从钟板卡的传输延迟时间信号。

具体的，上述控制器或计算机可读存储介质上存储的计算机程序控制从钟板卡中的CPU执行S610，或者由上述控制器自身自行S610，然后再将计算的结果传输给从钟板卡中的CPU。

S620：根据传输延迟时间信号和主钟办卡时间信号计算获得从钟板卡时间信号。

具体的，上述控制器或计算机可读存储介质上存储的计算机程序控制从钟板卡中的CPU执行S620，或者由上述控制器自身自行S620，然后再将计算的结果传输给从钟板卡中的CPU。

在一些实施例中，如图3所示，为了简化S610中的计算过程，在控制主钟板卡执行S200之前，还包括：

S120：控制主钟板卡中的第一计时器:从钟板卡中的第二计时器同步计时。

主钟板卡中的第一计时器和从钟板卡中的第二计时器均为各自的FPGA芯片中设置的高精度的晶振，二者实质上均为纳秒计时器，即二者的最小单位为纳秒。第一计时器和第二计时器均可设定最大计时值，例如设定的最大计时值为999999999，则第一计时器和第二计时器的计时范围为0～999999999，当二者超过设定的最大计时值时便会进行清零并重新由0开始计时。上述第一计时信号为第一计时器的计时信号，上述第二计时信号为第二计时器的计时信号。

具体的，控制第一计时器和第二计时器进行同步计时的步骤具体为：控制主钟板卡中的FPGA发送一个秒脉冲给第一计时器，以清零第一计时器，并重新由0开始计时，与此同时，还控制主钟板卡中的FPGA将上述秒脉冲发送给各个从钟板卡的FPGA，再由各个从钟板卡的FPGA将接收的秒脉冲传输给对应的第二计时器，以控制各个第二计时器清零后由0重新计时。由于在下一个秒脉冲来之前，第一计时器和第二计时器均根据自身晶振自行计时，1秒内误差在纳秒级别，误差可忽略不计，因此，第一计时器和第二计时器基本上为同步计时的。

由于第一计时器和第二计时器的计时在达到设定的最大计时值(设定计时值)时均会清零而重新由0开始计时，因此在执行S610时，还需要考虑到第一计时器和第二计时器在上述数据包(或主钟板卡时间信号和第一计时信号)通过高速总线传输的过程中是否会发生翻转，即本申请提供的时间同步方法还包括：

S300：判断在主钟板卡向从钟板卡发送主钟时间信号和第一计时信号之后，且在从钟板卡接收到第一计时信号和主钟板卡时间信号之前，第二计时器的计时是否达到预设计时值(设定的最大计时值)后清零并重新开始计时，并保存判断的结果，以便后续根据S300的判断结果执行S610。具体的，上述控制器或计算机可读存储介质上存储的计算机程序控制从钟板卡中的CPU执行S300。

其中，若S300的判断结果判断的结果为是，则S610中获得的传输延迟时间信号的值为叠加信号的值与第一计时信号的值之差，其中，该叠加信号的值为预设计时值与所述第二计时信号的值之和；若S300的判断结果为否，则上述传输延迟时间信号值为第二计时信号的值与第一计时信号的值之差。

例如，令第一计时信号的值表示为ns_tick1，第一计时信号的值表示为ns_tick2，以及第一计时器和第二计时器设定的最大计时值为max_tick，传输延迟信号的值为D_tick若S300的判断结果为是，则S610的一种具体实现步骤包括：

S611：将第二时信号的值ns_tick2和最大计时值为tick-max做加法计算，以获得第一和值。

S612：将第一和值与第一时信号的值ns_tick1做减法计算，以获得传输延迟信号的值。

因此，可根据公式(1)计算传输延迟信号的值：

D_tick＝max_tick+ns_tick2-ns_tick1(1)

需要说明的是，上述S611与S612经为根据公式(1)计算传输延迟信号的值为D_tick的一种实施例，在其它实施例中，也可以先计算将ns_tick2与ns_tick1进行减法计算，再将计算的结果与max_tick进行加法计算获得D_tick，此外，在其它实施例中，还可以先将max_tick与ns_tick1做减法计算，再将计算的结果与ns_tick2做加法计算以获得D_tick。

在计算获得传输延迟信号的值为D_tick后，将其与主钟板卡时间信号的值做加法运算便可获得从钟板卡的从钟时间信号的值。

上述计算步骤可以由从钟板卡中的CPU执行，则从钟板卡的CPU根据执行上述计算后获得从钟时间信号的值，并将该值写入从钟板卡的RTC芯片中，以作为从钟板卡中各个功能模块同步运行的时钟信号。

在其它实施例中，第一计时器与第二计时器也可以为具有预设延迟时间的计时器，即第一计时器与第二计时器之间的计时延迟时间为预设值，则在根据第一计时信号和第二计时信号计算传输延迟时间信号的值时还需要考虑预设延迟时间的值，即要根据第一计时信号的值、第二计时信号的值和预设延迟时间的值计算获得传输延迟信号的值。

在一些实施例中，如图3所示，依据本申请提供的时间同步方法，在执行S200之前，还包括：

S110：控制主钟板卡根据外部对时信号进行对时。

进一步地S110在S120之前执行或与S120并行执行，或由S110中的输出的秒脉冲信号控制S120的执行。即在本申请中，S110与S120的执行先后顺序并不限定。

具体的，如图4所示，外部对时信号可以为IRIG-B码产生器产生的IRIG-B对时信号，在其它实施例中外部对时信号还可以为服务器提供的SNTP协议信号。控制其执行S110的步骤包括：

S110`：设置所述主钟板卡的初始主钟板卡时间信号。

如图4所示，在一些实施例中，S110`进一步包括S112、S111`以及S113，各个步骤具体如下：

S112：控制主钟板卡的CPU判断RTC芯片是否存在RTC信号，若判断的结果为是，则执行S113，否则执行S111`。其中，RTC(实时时钟的全英文名Real_Time Clock)的缩写)芯片为设置在主钟板卡内部的芯片，用于输出RTC信号，以为主钟板卡设置主钟板卡时间信号设置初始值。

S113：将RTC信号的值设置为主钟板卡时间信号的初始值。

S111`：将系统默认时间设置为主钟板卡信号的初始值。其中，系统默认时间为主钟板卡的控制系统给主钟板卡预设设置的默认初始时间。

具体的，S113与S111`上述控制器或计算机可读存储介质上存储的计算机程序控制从钟板卡中的CPU执行S113、S111`。

S114：控制所述主钟板卡获取当前设定的外部对时类型。

具体的，上述控制器或计算机可读存储介质上存储的计算机程序控制从钟板卡中的CPU获取当前设定的外部对时类型，例如可以通过人机交互的显示器LCD设定外部对时类型，如是IRIG-B对时类型还是SNTP对时类型，或者是其它对时类型。

S115`：控制主钟板卡判断主钟板卡是否接收到与当前设定的外部对时类型一致且正常外部对时信号。

主钟板卡中设置有一个或多个外部对时接口，以用于接收对应的外部对时信号。若外部对时接口接收的外部对时信号的类型与接口的类型不一致，则无法根据外部对时信号进行对时。如图4所示，主钟板卡上设置有IRIG-B外部对时接口，用于接收IRIG-B作为外部对时信号，还设置有SNTP外部对时接口，以接收SNTP协议信号作为外部对时信号。

具体的，S115`包括S115和S116。

S115：控制主钟板卡的CPU判断当前接收的外部对时信号是否与S114中获取的对时类型是否一致。若是，则执行S116，否则执行S117`。

S116：控制主钟板卡的CPU判断当前接收的外部对时信号是否正常，若是，则执行S117，否则执行S117`。

其中，判断外部对时信号是否正常的步骤为判断外部对时信号是否满足预设对时信号要求，若满足则判断为正常，若不满足则判断为不正常。其中，预设对时信号要求包括对时信号的中断信息、噪声信号等质量相关信息。

S117：控制所述主钟板卡对外部对时信号的信号进行解码，以获得主钟板卡时间信号。

其中，若当前的外部对时的信号为IRIG-B信号时，则控制主钟板卡中的FPGA对外部对时信号进行解码，并根据外部对时信号整秒向主钟板卡的CPU发送触发秒脉冲中断，以及向将对外部对时信号进行解码后获得的时间信息发送给主钟板卡的CPU。然后再控制主钟板卡的CPU将其主钟板卡时间信号在秒脉冲中断时刻进行秒对齐清零，并根据解码后获得的时间信息进行对时，以获得主钟板卡时间信号。

若当前的外部对时信号为SNTP协议信号时，则控制主钟板卡中的CPU对外部时间信号进行解码，并根据解码后的外部时间信号的信息进行对时，以获得主钟板卡时间信号。

S117`：控制所述主钟板卡进行内部守时，以获得所述主钟板卡时钟信号。

在外部对时信号与设定的对时类型不一致或为异常对时信号时，控制主钟板卡的FPGA整秒向主钟板卡的CPU发送触发秒脉冲中断，但不发送时间信息，然后再控制主钟板卡的CPU将其主钟板卡时间信号在秒脉冲中断为基准整秒对齐，以获得主钟板卡时间信号。

在一些实施例中，在执行S110之前还包括：

S111：控制主钟板卡和从钟板卡进行系统初初始化过程。

本申请还提供了一种多板卡继电保护装置的时间同步装置，包括控制模块、读取模块和计算模块，各个模块的功能如下。

第一获取模块，用于获取主钟板卡向从钟板卡发送主钟板卡时间信号和第一计时信号。第二获取模块，用于在从钟板卡接收到主钟板卡时间和第一计时信号时，获取第二计时信号；计算模块，用于根据读取的第二计时信号和所述从钟板卡接收的主钟板卡时间信号、第一计时信号计算获得从钟板卡的从钟板卡时间信号。

上述多板卡继电保护装置的时间同步装置中，通过第一获取模块获取主钟板卡发送的主钟板卡时间信号的同时，还一起获取第一计时信号，并通过第二获取模块在从钟板卡接收到主钟板卡发送的数据后，获取第二计时信号，最后用计算模块根据第一计时信号和第二计时信号以及主钟板卡时间信号进行计算，可准确的获得当前的从钟板卡的从钟时间信号，以确保多板卡继电保护装置的多个板卡之间精准同步。

具体的，第一获取模块进一步包括第一获取单元和第二获取单元，其中第一获取单元控制主钟板卡执行数据包的发送步骤，第二获取单元则控制从钟板执行数据包的步骤。

在一些实施例中，计算模块，包括第一计算模块和第二计算模块。其中，第一计算模块，用于根据读取的第二计时信号和从从钟板卡接收的第一计时信号计算获得依据本申请提供的时间同步方法中提到的传输延迟时间信号；其中第二计算模块，用于根据传输延迟时间信号和从从钟板卡接收的主钟板卡时间信号计算获得依据本申请提供的时间同步方法中提到的从钟板卡时间信号。

本申请还提供了一种多板卡继电保护装置。在一些实施例中，依据本申请提供的多板卡继电保护装置的具体结构示意图如图2所示，其包括主钟板卡、从钟板卡、控制器，还进一步的包括高速总线(如LVDS总线)。

其中，主钟板卡1用于发送主钟板卡时间信号和第一计时信号，从钟板卡(从钟板卡21、从钟板卡22)用于接收主钟板卡1时间信号和第一计时信号。控制器，包括存储器和处理器，其存储器存储有计算机程序，其处理器执行该计算机程序时实现依据本申请任意一实施例提供的时间同步方法的步骤。

具体的，主钟板卡1和从钟板卡均包括CPU和FPGA，从钟板卡的数量为一块或多块。且主钟板卡和从钟板卡中设置有同步计时的第一计时器和第二计时器。其中，第一计时信号和第二计时信号分别为第一计时器和第二计时器的计时信号。

在一些实施例中，主钟板卡依据本申请提供的时间同步方法执行时间同步的步骤的方法流程图如图5所示，其依据本申请的同步时间控制方法中的S111至S117、S111`、S117`、S210、S220、S230以及S120控制执行时间同步的步骤。

从钟板卡依据本申请提供的时间同步方法执行时间同步的步骤的方法流程图如图6所示，其依据本申请的同步时间控制方法中的S110、S410、S420、S430、S440、S610、S620以及S120控制执行时间同步的步骤。

这里需要说明的是，在其它实施例中，主钟板卡仅执行图5中的部分步骤，剩余步骤可以由上述控制器来执行，例如图5中的计算步骤。同样，在其它实施例中，主钟板卡仅执行图6中的部分步骤，剩余步骤可以由上述控制器来执行，例如图6中的计算步骤。

在一些实施例中，依据本申请提供的多板卡继电保护装置为多板卡的继电保护装置。

上述多板卡继电保护装置中，控制器获取主钟板卡发送的主钟板卡时间信号的同时，还一起获取主钟板卡的第一计时信号，且在从钟板卡在接收到收到主钟板卡发送的数据时，获取第二计时信号，并根据第一计时信号和第二计时信号以及主钟板卡时间信号进行计算，可准确的获得当前的从钟板卡的从钟时间信号，以确保了多板卡继电保护装置的多个板卡之间精准同步。

此外，本申请还提供了一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现依据本申请任意一实施例提供的多板卡时间同步方法的步骤。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器(Read-Only Memory，ROM)、磁带、软盘、闪存或光存储器等。易失性存储器可包括随机存取存储器(RandomAccess Memory，RAM)或外部高速缓冲存储器。作为说明而非局限，RAM可以是多种形式，比如静态随机存取存储器(Static Random Access Memory，SRAM)或动态随机存取存储器(Dynamic Random Access Memory，DRAM)等。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然后，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。