一种多路cpu互联系统
阅读说明：本技术 一种多路cpu互联系统 (Multi-path CPU interconnection system ) 是由 黄凯 于 2021-07-29 设计创作，主要内容包括：本发明公开了一种多路CPU互联系统,包括：中背板；盲插高速信号连接器；通过中背板互联的第一、第二、第三和第四节点,每个节点包括高速信号连接器以及2个CPU,每个CPU通过超路径互联链路UPI0、UPI1、UPI2、UPI3与其他CPU互联；其中,每个CPU的UPI3连接到对应的高速信号连接器,对应的高速信号连接器通过线缆与节点上的对应的盲插高速信号连接器连接,第一和第三节点(第二和第四节点)上的UPI3对应的盲插高速信号连接器分别与固定在中背板上的由一条线缆连接的两个盲插高速信号连接器连接。通过本发明的方案,实现了节点的快速抽出与推入,提高了系统运维的效率。(The invention discloses a multi-path CPU interconnection system, comprising: a middle back plate; blind plugging a high-speed signal connector; first, second, third and fourth nodes interconnected by a midplane, each node comprising a high speed signal connector and 2 CPUs, each CPU interconnected to other CPUs by hyper path interconnection links UPI0, UPI1, UPI2, UPI 3; the UPI3 of each CPU is connected to a corresponding high-speed signal connector, the corresponding high-speed signal connector is connected to a corresponding blind-mate high-speed signal connector on a node through a cable, and the blind-mate high-speed signal connectors corresponding to the UPI3 on the first and third nodes (second and fourth nodes) are connected to two blind-mate high-speed signal connectors fixed on the midplane and connected by one cable, respectively. By the scheme of the invention, the nodes are rapidly pulled out and pushed in, and the operation and maintenance efficiency of the system is improved.)
技术领域
本发明涉及服务器技术领域，尤其涉及一种多路CPU互联系统。
背景技术
前几代CPU间互联的UPI(Ultra Path Interconnect，超路径互联)信号速率低，低于11.2GT/s，可以直接在板卡内做PCB走线，新平台的CPU互联的UPI已升级到UPI2.0，速率可达20GT/s，按照性能和功能要求，因为信号速率的提升，对于损耗与阻抗要求更为严苛，因此有部分UPI信号的互联需要引入线缆的互联设计，才能满足信号完整性的要求，相对于PCB走线，应用线缆做UPI互联，阻抗更小，损耗更低，信号可传输距离远，提高了系统延展性。但是随着线缆连接的引入，导致了运维的难度增加。
发明内容
有鉴于此，本发明提出一种多路CPU互联系统，在满足信号完整性的前提下，针对部分UPI引入线缆互联，使CPU互联系统的阻抗更小，消耗的损耗更低，可传输距离更远，提高了CPU互联系统的延展性，同时通过节点的盲插和快拆提高了系统运维的效率。
基于上述目的，本发明实施例的一方面提供了一种多路CPU互联系统，多路CPU互联系统具体包括：
中背板；
多个盲插高速信号连接器；
与所述中背板连接的多个节点通过所述中背板互联的第一节点、第二节点、第三节点和第四节点，所述第一节点、所述第二节点、所述第三节点和所述第四节点中的每一个包括多个高速信号连接器以及2个CPU，每个所述CPU通过超路径互联链路UPI0、UPI1、UPI2、UPI3与其他CPU互联；
其中，每个CPU的UPI3通过板卡上的PCB走线连接到对应的高速信号连接器，所述对应的高速信号连接器通过线缆与固定在节点上的对应的盲插高速信号连接器连接，第一节点上的UPI3对应的所述盲插高速信号连接器和第三节点上的UPI3对应的所述盲插高速信号连接器分别与固定在中背板上的由一条线缆连接的两个盲插高速信号连接器连接，第二节点上的UPI3对应的所述盲插高速信号连接器和第四节点上的UPI3对应的所述盲插高速信号连接器分别与固定在中背板上的由一条线缆连接的两个盲插高速信号连接器连接。
在一些实施方式中，每4个节点组成1个8路CPU系统；
其中，每个所述节点上的第一CPU的UPI0通过板卡上的PCB走线与第二CPU的UPI1连接，第一节点上的第一CPU的UPI1、第二CPU的UPI0通过所述板卡上的PCB走线分别与第四节点上的第一CPU的UPI1、第二CPU的UPI0连接，第二节点上的第一CPU的UPI1、第二CPU的UPI0通过板卡上的PCB走线分别与第三节点上的第一CPU的UPI1、第二CPU的UPI0连接，第一节点上的两个CPU的UPI2通过线缆与第二节点上的两个CPU的UPI2分别对应连接，第三节点上的两个CPU的UPI2通过线缆与第四节点上的两个CPU的UPI2分别对应连接。
在一些实施方式中，第一节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第四节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第一节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器分别与第四节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器连接。
在一些实施方式中，第二节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第三节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第二节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器分别与第三节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器连接。
在一些实施方式中，第一节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第二节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第一节点上的所述UPI2对应的所述高速信号连接器通过所述线缆与第二节点上的所述UPI2对应的所述高速信号连接器连接。
在一些实施方式中，第三节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第四节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第三节点上的所述UPI2对应的所述高速信号连接器通过所述线缆与第四节点上的所述UPI2对应的所述高速信号连接器连接。
在一些实施方式中，固定在节点上的对应的盲插高速信号连接器固定在靠近所述中背板一侧的节点板上。
在一些实施方式中，所述盲插高速信号连接器通过结构固定件和穿过结构固定件的紧固件固定在所述中背板上和所述节点上。
在一些实施方式中，所述结构固定件包括主体和从主体延伸的侧翼板，所述主体包括容纳所述盲插高速信号连接器腔体和腔体侧壁上的走线孔，所述侧翼板包括通孔，所述紧固件穿过所述通孔固定在所述中背板和所述节点上。
在一些实施方式中，固定在节点上的盲插高速信号连接器为盲插高速信号连接器公头或盲插高速信号连接器母头中的一个，固定在中背板上的所述盲插高速信号连接器为盲插高速信号连接器母头或盲插高速信号连接器公头中的另一个。
本发明实施例的另一方面，还提供了一种服务器，包括如下的多路CPU互联系统：
中背板；
多个盲插高速信号连接器；
通过所述中背板互联的第一节点、第二节点、第三节点和第四节点，所述第一节点、所述第二节点、所述第三节点和所述第四节点中的每一个包括多个高速信号连接器以及2个CPU，每个所述CPU通过超路径互联链路UPI0、UPI1、UPI2、UPI3与其他CPU互联；
其中，每个CPU的UPI3通过板卡上的PCB走线连接到对应的高速信号连接器，所述对应的高速信号连接器通过线缆与固定在节点上的对应的盲插高速信号连接器连接，第一节点上的UPI3对应的所述盲插高速信号连接器和第三节点上的UPI3对应的所述盲插高速信号连接器分别与固定在中背板上的由一条线缆连接的两个盲插高速信号连接器连接，第二节点上的UPI3对应的所述盲插高速信号连接器和第四节点上的UPI3对应的所述盲插高速信号连接器分别与固定在中背板上的由一条线缆连接的两个盲插高速信号连接器连接。
在一些实施方式中，每4个节点组成1个8路CPU系统；
其中，每个所述节点上的第一CPU的UPI0通过板卡上的PCB走线与第二CPU的UPI1连接，第一节点上的第一CPU的UPI1、第二CPU的UPI0通过所述板卡上的PCB走线分别与第四节点上的第一CPU的UPI1、第二CPU的UPI0连接，第二节点上的第一CPU的UPI1、第二CPU的UPI0通过板卡上的PCB走线分别与第三节点上的第一CPU的UPI1、第二CPU的UPI0连接，第一节点上的两个CPU的UPI2通过线缆与第二节点上的两个CPU的UPI2分别对应连接，第三节点上的两个CPU的UPI2通过线缆与第四节点上的两个CPU的UPI2分别对应连接。
在一些实施方式中，第一节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第四节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第一节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器分别与第四节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器连接。
在一些实施方式中，第二节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第三节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第二节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器分别与第三节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器连接。
在一些实施方式中，第一节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第二节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第一节点上的所述UPI2对应的所述高速信号连接器通过所述线缆与第二节点上的所述UPI2对应的所述高速信号连接器连接。
在一些实施方式中，第三节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第四节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第三节点上的所述UPI2对应的所述高速信号连接器通过所述线缆与第四节点上的所述UPI2对应的所述高速信号连接器连接。
在一些实施方式中，固定在节点上的对应的盲插高速信号连接器固定在靠近所述中背板一侧的节点板上。
在一些实施方式中，所述盲插高速信号连接器通过结构固定件和穿过结构固定件的紧固件固定在所述中背板上和所述节点上。
在一些实施方式中，所述结构固定件包括主体和从主体延伸的侧翼板，所述主体包括容纳所述盲插高速信号连接器腔体和腔体侧壁上的走线孔，所述侧翼板包括通孔，所述紧固件穿过所述通孔固定在所述中背板和所述节点上。
在一些实施方式中，固定在所述节点上的盲插高速信号连接器为盲插高速信号连接器公头或盲插高速信号连接器母头中的一个，固定在中背板上的盲插高速信号连接器为盲插高速信号连接器母头或盲插高速信号连接器公头中的另一个。
本发明具有以下有益技术效果：在满足信号完整性的前提下，针对部分UPI引入线缆互联，使CPU互联系统的阻抗更小，消耗的损耗更低，可传输距离更远，提高了CPU互联系统的延展性，同时通过连接在线缆上的盲插高速信号连接器实现了节点的快速抽出与推入，提高了系统运维的效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为本发明提供的4节点组成的8路CPU系统的一实施例的结构示意图；
图2为本发明提供的UPI互联拓扑的一实施例示意图。
附图标记说明，
10中背板，110第一盲插高速信号连接器公头，120第一线缆，130第三盲插高速信号连接器公头，140第二盲插高速信号连接器公头，150第二线缆，160第四盲插高速信号连接器公头；
20第一节点(节点0)，200节点0上的CPU，202节点0上的第一CPU，204节点0上的第二CPU，210节点0上的高速信号连接器，220节点0上的盲插高速信号连接器母头，222节点0上的线缆；
30第二节点(节点1)，300节点1上的CPU，302节点1上的第一CPU，304节点1上的第二CPU，310节点1上的高速信号连接器，320节点1上的盲插高速信号连接器母头，322节点1上的线缆；
40第三节点(节点2)，400节点2上的CPU，402节点2上的第一CPU，404节点2上的第二CPU，410节点2上的高速信号连接器，420节点2上的盲插高速信号连接器母头，422节点2上的线缆；
50第四节点(节点3)，500节点3上的CPU，502节点3上的第一CPU，504节点3上的第二CPU，510节点3上的高速信号连接器，520节点3上的盲插高速信号连接器母头，522节点3上的线缆。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
基于上述目的，本发明实施例的第一个方面，如图1所示，提出了一种多路CPU互联系统的实施例。
多路CPU互联系统具体包括：
中背板；
多个盲插高速信号连接器；
通过所述中背板互联的第一节点、第二节点、第三节点和第四节点，所述第一节点、所述第二节点、所述第三节点和所述第四节点中的每一个包括多个高速信号连接器以及2个CPU，每个所述CPU通过超路径互联链路UPI0、UPI1、UPI2、UPI3与其他CPU互联；其中，第一节点、第二节点、第三节点和第四节点仅表示具有相同名称的非相同实体，并不具有功能上的限定。
其中，每个CPU的UPI3通过板卡上的PCB走线连接到对应的高速信号连接器，所述对应的高速信号连接器通过线缆与固定在节点上的对应的盲插高速信号连接器连接，第一节点上的UPI3对应的所述盲插高速信号连接器和第三节点上的UPI3对应的所述盲插高速信号连接器分别与固定在中背板上的由一条线缆连接的两个盲插高速信号连接器连接，第二节点上的UPI3对应的所述盲插高速信号连接器和第四节点上的UPI3对应的所述盲插高速信号连接器分别与固定在中背板上的由一条线缆连接的两个盲插高速信号连接器连接。
具体的，多路系统的CPU通过超路径互联链路UPI实现互联，如图1所示，图1为一个4节点组成的8路CPU系统的一实施例的结构示意图，8路CPU系统包括：中背板10，第一节点20(节点0)，第二节点30(节点1)，第三节点40(节点2)，第四节点50(节点3)。节点0包括节点0上的CPU 200、节点0上的高速信号连接器210、节点0上的盲插高速信号连接器母头220，节点0上的盲插高速信号连接器母头220上连接有节点0上的线缆222，节点0上的CPU 200的超路径互联链路UPI3通过节点板卡上的PCB走线(图中未示出)连接到节点0上的高速信号连接器210，节点0上的高速信号连接器210与节点0上的线缆222连接。同样的，节点1包括节点1上的CPU 300、节点1上的高速信号连接器310、节点1上的盲插高速信号连接器母头320，节点1上的盲插高速信号连接器母头320上连接有节点1上的线缆322，节点1上的CPU 300的超路径互联链路UPI3通过节点板卡上的PCB走线连接到节点1上的高速信号连接器310，节点1上的高速信号连接器310与节点1上的线缆322连接。节点2包括节点2上的CPU 400、节点2上的高速信号连接器410、节点2上的盲插高速信号连接器母头420，节点2上的盲插高速信号连接器母头420上连接有节点2上的线缆422，节点2上的CPU 400的超路径互联链路UPI3通过节点板卡上的PCB走线连接到节点2上的高速信号连接器410，节点2上的高速信号连接器410与节点2上的线缆422连接。节点3包括节点3上的CPU 500、节点3上的高速信号连接器510、节点3上的盲插高速信号连接器母头520，节点3上的盲插高速信号连接器母头520上连接有节点3上的线缆522，节点3上的CPU 500的超路径互联链路UPI3通过节点板卡上的PCB走线连接到节点3上的高速信号连接器510，节点3上的高速信号连接器510与节点3上的线缆522连接。节点0上的CPU 200输出的UPI3对应的节点0上的盲插高速信号连接器母头220和节点2上的CPU 400输出的UPI3对应的节点2上的盲插高速信号连接器母头420分别与固定在中背板10上的由一条第一线缆120连接的第一、第三盲插高速信号连接器公头110、130连接。节点1上的CPU 300输出的UPI3对应的节点1上的盲插高速信号连接器母头320和节点3上的CPU 500输出的UPI3对应的节点3上的盲插高速信号连接器母头520分别与固定在中背板上的由一条第二线缆150连接的第二、第四盲插高速信号连接器公头140、160连接。
盲插高速信号连接器包括盲插高速信号连接器公头和盲插高速信号连接器母头，盲插高速信号连接器公头和盲插高速信号连接器母头连接时需要一个盲插高速信号连接器公头和一个盲插高速信号连接器母头对接使用，上述实施例中使用了盲插高速信号连接器母头固定在节点上，使用了盲插高速信号连接器公头固定在中背板上，不是唯一的方式，还可以在使用时将盲插高速信号连接器公头固定在节点上，使用了盲插高速信号连接器母头固定在中背板上。
根据本发明的实施例，通过连接在线缆上的盲插高速信号连接器实现了节点的快速抽出与推入，提高了系统运维的效率。
在一些实施方式中，每4个节点组成1个8路CPU系统；
其中，每个所述节点上的第一CPU的UPI0通过板卡上的PCB走线与第二CPU的UPI1连接，第一节点上的第一CPU的UPI1、第二CPU的UPI0通过所述板卡上的PCB走线分别与第四节点上的第一CPU的UPI1、第二CPU的UPI0连接，第二节点上的第一CPU的UPI1、第二CPU的UPI0通过板卡上的PCB走线分别与第三节点上的第一CPU的UPI1、第二CPU的UPI0分别对应连接，第一节点上的两个CPU的UPI2通过线缆与第二节点上的两个CPU的UPI2连接，第三节点上的两个CPU的UPI2通过线缆与第四节点上的两个CPU的UPI2分别对应连接。
具体的，如图2所示，为本发明基于因特尔的8路CPU系统的UPI互联架构提出的引入线缆连接的UPI互联拓扑示意图。
UPI线缆互联拓扑包括：第一节点20(节点0)，第二节点30(节点1)，第三节点40(节点2)，第四节点50(节点3)。节点0包括节点0上的第一CPU 202、节点0上的第二CPU 204。节点1包括节点1上的第一CPU 302、节点1上的第二CPU 304。节点2包括节点2上的第一CPU402、节点2上的第二CPU 404。节点3包括节点3上的第一CPU 502、节点3上的第二CPU 504。其中，每个CPU均通过超路径互联链路UPI0、UPI1、UPI2、UPI3与其他CPU互联，UPI0、UPI1、UPI2、UPI3在图中分别以0、1、2、3表示，在图中带箭头的实线表示PCB走线，带箭头的虚线表示线缆连接。
每个所述节点上的第一CPU的UPI0通过板卡上的PCB走线与第二CPU的UPI1连接，节点0上的第一CPU 202的UPI1、节点0上的第二CPU204的UPI0通过所述板卡上的PCB走线分别与节点3上的第一CPU 502的UPI1、节点3上的第二CPU 504的UPI0连接，节点1上的第一CPU 302的UPI1、节点1上的第二CPU 304的UPI0通过板卡上的PCB走线分别与节点2上的第一CPU 402的UPI1、节点2上的第二CPU 404的UPI0连接，节点0上的第一CPU 202的UPI2、节点0上的第二CPU 204的UPI2通过线缆分别与节点1上的第一CPU 302的UPI2、节点1上的第二CPU 304的UPI2连接，节点2上的第一CPU 402的UPI2、节点2上的第二CPU 404的UPI2通过线缆分别与节点3上的第一CPU 502的UPI2、节点3上的第二CPU 504的UPI2连接。
在一些实施方式中，第一节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第四节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第一节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器分别与第四节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器连接。
在一些实施方式中，第二节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第三节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第二节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器分别与第三节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器连接。
在一些实施方式中，第一节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第二节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第一节点上的所述UPI2对应的所述高速信号连接器通过所述线缆与第二节点上的所述UPI2对应的所述高速信号连接器连接。
在一些实施方式中，第三节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第四节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第三节点上的所述UPI2对应的所述高速信号连接器通过所述线缆与第四节点上的所述UPI2对应的所述高速信号连接器连接。
根据本发明的多个实施方式的具体实施例，节点上CPU输出UPI2通过PCB走线输入到高速信号连接器，通过线缆连接节点0和节点1，节点2和节点3中的UPI2。节点0和节点1用线缆互联，可以将节点0和节点1是作为一个整体来维护(第一抽屉)，节点2和节点3用线缆互联，可以将节点2和节点3是作为一个整体来维护(第二抽屉)。在系统要维护的4个节点中，节点0和节点1是一组，可以整体从整机前窗方向抽出和推入，节点2和节点3是一组，可以整体从整机前窗方向抽出和推入，这种设计使系统维护起来更加方便，提高了维护效率。
在一些实施方式中，固定在节点上的对应的盲插高速信号连接器固定在靠近所述中背板一侧的节点板上。
在一些实施方式中，盲插高速信号连接器通过结构固定件和穿过结构固定件的紧固件固定在所述中背板上和所述节点上。
在一些实施方式中，所述结构固定件包括主体和从主体延伸的侧翼板，主体包括容纳盲插高速信号连接器腔体和腔体侧壁上的走线孔，侧翼板包括通孔，紧固件穿过通孔固定在中背板和节点上。
根据本发明的多个实施方式的具体实施例，使用结构固定件将盲插高速信号连接器通过紧固件，比如螺丝，锁附到节点上，使用结构固定件将盲插高速信号连接器通过紧固件，比如螺丝，锁附到中背板支架上，盲插高速信号连接器可以随着节点的抽出和推入，实现线缆的快速连接，实现系统的盲插和快拆。
优选的，将固定在节点上的盲插高速信号连接器固定在靠近所述中背板一侧的节点板边上，这样做可以方便连接UPI3的线缆的布线，使节点上的盲插高速信号连接器与和其对接的中背板上的盲插高速信号连接器易于连接。
在一些实施方式中，固定在节点上的盲插高速信号连接器为盲插高速信号连接器公头或盲插高速信号连接器母头中的一个，固定在中背板上的盲插高速信号连接器为盲插高速信号连接器母头或盲插高速信号连接器公头中的另一个。
根据本发明的实施例，如果UPI连接发生异常，为了有助于研发，客服和客户能够快速定位UPI故障以及发生UPI连接异常的具体哪个UPI，系统可以收集并打印BIOS日志里面的UPI连接信息，通过查看BIOS日志里面显示的UPI连接异常的降级信息或者是连接异常信息来进行通知动作。BIOS根据每个UPI的状态，比如发生了降带宽或者没连接，就会给BMC发送降级日志，并输出降级信息。降级日志里面的报错信息包含哪个CPU的哪个UPI没有连接好，这样如果CPU的UPI连接异常，可以快速定位，不需要逐一排查，有效且高效的进行故障诊断，并且通过盲插高速信号连接器可以实现节点快速的抽出和推入，提高了服务运维效率，减少了debug时间。
基于同一发明构思，根据本发明的另一个方面，本发明的实施例还提供了一种服务器，包括如下的多路CPU互联系统：
中背板；
多个盲插高速信号连接器；
通过所述中背板互联的第一节点、第二节点、第三节点和第四节点，所述第一节点、所述第二节点、所述第三节点和所述第四节点中的每一个包括多个高速信号连接器以及2个CPU，每个所述CPU通过超路径互联链路UPI0、UPI1、UPI2、UPI3与其他CPU互联；
其中，每个CPU的UPI3通过板卡上的PCB走线连接到对应的高速信号连接器，所述对应的高速信号连接器通过线缆与固定在节点上的对应的盲插高速信号连接器连接，第一节点上的UPI3对应的所述盲插高速信号连接器和第三节点上的UPI3对应的所述盲插高速信号连接器分别与固定在中背板上的由一条线缆连接的两个盲插高速信号连接器连接，第二节点上的UPI3对应的所述盲插高速信号连接器和第四节点上的UPI3对应的所述盲插高速信号连接器分别与固定在中背板上的由一条线缆连接的两个盲插高速信号连接器连接。
在一些实施方式中，每4个节点组成1个8路CPU系统；
其中，每个所述节点上的第一CPU的UPI0通过板卡上的PCB走线与第二CPU的UPI1连接，第一节点上的第一CPU的UPI1、第二CPU的UPI0通过所述板卡上的PCB走线分别与第四节点上的第一CPU的UPI1、第二CPU的UPI0连接，第二节点上的第一CPU的UPI1、第二CPU的UPI0通过板卡上的PCB走线分别与第三节点上的第一CPU的UPI1、第二CPU的UPI0分别对应连接，第一节点上的两个CPU的UPI2通过线缆与第二节点上的两个CPU的UPI2连接，第三节点上的两个CPU的UPI2通过线缆与第四节点上的两个CPU的UPI2分别对应连接。
在一些实施方式中，第一节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第四节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第一节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器分别与第四节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器连接。
在一些实施方式中，第二节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第三节点上的所述第一CPU的UPI1、所述第二CPU的UPI0通过所述板卡上的PCB走线分别与对应的所述高速信号连接器连接，第二节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器分别与第三节点上的所述第一CPU的UPI1、所述第二CPU的UPI0对应的所述高速信号连接器连接。
在一些实施方式中，第一节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第二节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第一节点上的所述UPI2对应的所述高速信号连接器通过所述线缆与第二节点上的所述UPI2对应的所述高速信号连接器连接。
在一些实施方式中，第三节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第四节点上的所述UPI2通过所述板卡上的PCB走线与对应的高速信号连接器连接，第三节点上的所述UPI2对应的所述高速信号连接器通过所述线缆与第四节点上的所述UPI2对应的所述高速信号连接器连接。
在一些实施方式中，固定在节点上的对应的盲插高速信号连接器固定在靠近所述中背板一侧的节点板上。
在一些实施方式中，盲插高速信号连接器通过结构固定件和穿过结构固定件的紧固件固定在所述中背板上和所述节点上。
在一些实施方式中，所述结构固定件包括主体和从主体延伸的侧翼板，主体包括容纳盲插高速信号连接器腔体和腔体侧壁上的走线孔，侧翼板包括通孔，紧固件穿过通孔固定在中背板和节点上。
在一些实施方式中，固定在节点上的盲插高速信号连接器为盲插高速信号连接器公头或盲插高速信号连接器母头中的一个，固定在中背板上的盲插高速信号连接器为盲插高速信号连接器母头或盲插高速信号连接器公头中的另一个。
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。