具体实施方式

下面通过对本发明进行详细说明，本发明的特点和优点将随着这些说明而变得更为清楚、明确。

在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。

随着处理器核数的增加，基于非共享存储多核处理器系统会非常庞大和复杂，尤其是存储资源存在极大浪费，系统面积或体积成比例增加。现有技术中，为了提高访问存储器带宽，减少访问存储器的数据冲突，非共享存储的多核处理器采用同构或异构多个处理器核组成，每个处理器核分别配置独立的存储接口和存储体，包括RAM和ROM。每个处理器核只能访问自己的存储空间，这保证了数据的可靠性和一致性。同时，多核处理器还包括核间通信硬件电路。

本发明提供一种基于非共享存储多核处理器的微系统架构，由非共享存储多核处理器，RAM型数据存储器、ROM型程序存储器和可编程逻辑电路组成。

本发明在系统中增加可编程逻辑电路，使得多核处理器的ROM型程序存储器通过可编程逻辑电路实现共享，简化系统设计，解决了数据传输瓶颈，提升了系统效率，并且使得基于微系统集成的非共享存储多核处理器微系统实现成为可能。本发明面向大运算量和数据量的高速信号处理的多核弹载主控计算领域，基于该发明实现的微系统与传统多核弹载计算机系统相比，具有集成度高、体积小、灵活性佳等优点。

本发明提供了一种基于非共享存储多核处理器的微系统架构，如图1所示，其主要包括非共享存储多核处理器、RAM型数据存储器、ROM型程序存储器、可编程逻辑电路。

在系统架构中，非共享存储的多核处理器采用同构或异构多个处理器核组成，每个处理器核分别配备独立的存储接口和RAM型数据存储器，各处理器只能访问自己的RAM型数据存储器。非共享存储的多个处理器核有一个主核，其余为从核。主核负责任务的分配、调度、管理以及其余从核之间的同步及状态的监测；从核响应主核的命令、完成相关算法计算和数据处理；

RAM型数据存储器用于存储每个核的程序和数据；RAM型数据存储器为各处理器核的独立存储器，以保证数据的可靠性和一致性；

ROM型程序存储器存储四部分内容：(1)可编程逻辑电路配置码，包括烧写程序的代码；(2)各核Boot Loader程序；(3)各核用户程序代码；(4)计算模型及参数；

可编程逻辑电路具有自动加载功能和代码固化功能、多核处理器BOOT功能、核间高带宽数据交换功能和外设扩展功能。

可编程逻辑电路在系统运行不同阶段，角色不同，作用不同，在系统启动阶段，可编程逻辑电路作为系统主控，实现自动加载功能和代码固化功能，以及多核处理器BOOT功能，完成系统程序按顺序加载；在系统启动完成后，实现核间高带宽数据交换功能和外设扩展功能，作为多核处理器的外部设备，通过外部扩展接口实现系统功能延伸；

可编程逻辑电路的功能具体描述如下：

(1)自动加载和代码固化功能

可编程逻辑电路上电后，从ROM型程序存储器0地址开始自动加载可编程逻辑电路配置代码，即图2中的FPGA配置数据，该可编程逻辑电路配置码中包含烧写程序的代码，可编程逻辑电路自动加载完成后，用户可以使用相应的开发工具将各核程序代码，即图2中的核1～核n程序、计算模型及参数依次烧写到ROM型程序存储器中。

(2)多核处理器BOOT

可编程逻辑电路具有两个主机端口(Host-Port Interface，简称HPI)，介于可编程逻辑电路和多核处理器之间的为内部主机端口(I_HPI)，用于与外部主机实现通信的为外部主机端口(E_HPI)；可编程逻辑电路通过互联模块和I_HPI端口将ROM型程序存储器中的代码加载到各核处理器中，实现多核处理器的引导；也可以将E_HPI端口直通到I_HPI，将多核处理器的启动交给外部主机进行，具体描述如下：

可编程逻辑电路通过内部主机端口(Internal Host-Port Interface，简称I_HPI)依次初始化各核存储空间，建立DMA或EDMA传输，配置片内寄存器等，通过DMA或EDMA将Boot Loader程序加载到主核的0地址空间，唤醒主核从0地址执行，主核根据Boot Loader程序中的二次引导表将各核用户程序代码搬移到各处理器核对应的RAM型数据存储器中，Boot Loader程序最后跳转指令启动用户程序，多核处理器BOOT结束。

可编程逻辑电路还设有E_HPI端口(外部主机端口)，通过外部主机端口E_HPI与外部主机进行数据传输，也可以将E_HPI端口直通到I_HPI，将多核处理器的启动交给外部主机，此时I_HPI完全由连接到E_HPI的外部主机控制，该模式一般在系统开发阶段使用。

其中在系统启动阶段，可编程逻辑电路作为系统主控，完成系统程序按顺序加载，加载顺序如图3所示，由上文所描述的自动加载功能和代码固化功能、以及多核处理器BOOT功能共同实现。

(3)核间高宽带数据交换功能

本专利提出了一种基于双向Buffer的方案，在可编程逻辑电路内部，基于Buffer和一个互联模块，在各核与可编程逻辑电路之间通过Buffer和一个互联模块来实现核间高宽带数据交换，进行高速互联，如图2所示。

互联模块提供了一个按照包路由协议进行寻址交换的机制，提供多个异步读写Buffer接口，完成互联模块与各组Buffer的连接和数据包的路由转发功能。当各处理器核通过相应的存储器接口访问对应端口的Buffer，或可编程逻辑电路通过相应的存储器接口访问对应端口的Buffer时，互联模块根据各处理器核请求的地址信息选择目的Buffer，建立两两通路，进行数据传输。当有多个处理器核产生请求时，互联模块根据产生请求的时间，组成请求队列，依次链接传输。

Buffer为进行状态信息交换和大数据量传输提供了一个高速缓冲区，实现多个处理器核间数据包的路由转发功能，核间高宽带数据交换解决了核间高速、高带宽的大数据量传输瓶颈，提高了系统处理能力。

各处理器之间的高速数据交换和计算模型及参数的搬移就可以利用核间高宽带数据交换来实现。

(4)外设扩展功能

在系统启动完成后，可编程逻辑作为非共享存储多核处理器的外部设备，设有外部扩展接口，例如I2C、USART、SPI、CAN、1553B等低速外部扩展接口实现系统功能延伸；SRIO、PCIE、千兆以太网等高速外部扩展接口实现系统与外部数据传输。

以上结合具体实施方式和范例性实例对本发明进行了详细说明，不过这些说明并不能理解为对本发明的限制。本领域技术人员理解，在不偏离本发明精神和范围的情况下，可以对本发明技术方案及其实施方式进行多种等价替换、修饰或改进，这些均落入本发明的范围内。本发明的保护范围以所附权利要求为准。

本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。