具体实施方式

以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。

下面结合实施例和附图对本发明技术方案进行详细说明。

目前一些金属栅极结构中，通常使用氮化钽来作为阻挡层，所述氮化钽阻挡层通常使用原子层沉积法来制备。然而，由于氮化钽材料的性质以及原子层沉积法的技术特点，这种方法制备的氮化钽阻挡层容易产生颗粒缺陷，而且生产过程中可用于监控制备过程的手段少，不易控制，此外生产效率较低，制备成本较高。

基于上述问题，本申请提供一种半导体结构的形成方法，使用氧化铝材料作为阻挡层，所述氧化铝由铝膜氧化形成，制备方法简单，成本低，生产效率高，易于控制，并且可以降低颗粒缺陷。

本申请的实施例提供一种半导体结构的形成方法，包括：参考图4，提供半导体衬底100，所述半导体衬底100上依次形成有栅介电层110和伪栅极层120，以及位于所述栅介电层110和所述伪栅极层120两侧的侧墙130；参考图6，去除所述伪栅极层120，形成开口121；参考图7，在所述开口121底部和侧壁形成铝膜150；参考图8，在所述铝膜150表面形成氧化铝阻挡层160；参考图9，在所述氧化铝阻挡层160表面形成金属栅极170，所述金属栅极170填充所述开口121。

图1至图10为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。所述半导体结构例如为NMOS器件。

参考图1所示，提供半导体衬底100。所述半导体衬底100的材料可以为硅(Si)、锗(Ge)、绝缘体上硅(SOI)或绝缘体上锗(GOI)等。所述半导体衬底100还可以是生长有外延层的结构。

参考图2所示，在所述半导体衬底100上依次形成栅介电材料层110a和伪栅极材料层120a。在本申请的一些实施例中，形成所述栅介电材料层110a和所述伪栅极材料层120a的方法包括化学气相沉积工艺或物理气相沉积工艺等。

参考图3所示，刻蚀所述栅介电材料层110a和所述伪栅极材料层120a，形成栅介电层110和伪栅极层120。

在本申请的一些实施例中，所述刻蚀所述栅介电材料层110a和所述伪栅极材料层120a的方法包括干法刻蚀或湿法刻蚀。

在本申请的一些实施例中，所述栅介电层110可以为多层介电层形成的复合结构，例如包括依次位于所述半导体衬底100上的第一介电层和第二介电层。其中，所述第一介电层的材料例如为氧化硅；所述第二介电层的材料例如为氧化铪。

在本申请的一些实施例中，所述栅介电层110的材料可以包括氧化硅、氧化铪、氧化镧、氧化钽、氧化钛以及氧化铝等。

在本申请的一些实施例中，所述伪栅极层120的材料可以包括多晶硅。

在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述栅介电层120表面形成盖帽层(图中未示出)，所述盖帽层包括位于所述栅介电层表面的钛金属层和位于所述钛金属层表面的富氮氮化钛层。使用钛金属层和富氮氮化钛层的双层结构来作为盖帽层，在不影响等效氧化层厚度的情况下，不会导致漏电高，热稳定性差和击穿电压低等问题。

参考图4，在所述栅介电层110和所述伪栅极层120两侧形成侧墙130。所述侧墙130可以保护所述栅介电层110和所述伪栅极层120。

在本申请的一些实施例中，所述侧墙130的材料包括氮化硅或氧化硅。

在本申请的一些实施例中，所述侧墙130可以是单层结构。在本申请的另一些实施例中，所述侧墙130也可以是多层复合结构，例如氧化硅-氮化硅-氧化硅-氮化硅结构等。

在本申请的一些实施例中，所述在所述栅介电层110和所述伪栅极层120两侧形成侧墙130的方法包括：在所述半导体衬底100以及所述伪栅极层120上形成侧墙材料层；刻蚀所述侧墙材料层形成所述侧墙130。

在本申请的一些实施例中，所述在所述半导体衬底100以及所述伪栅极层120上形成侧墙材料层的方法包括化学气相沉积工艺或物理气相沉积工艺等。

在本申请的一些实施例中，所述刻蚀所述侧墙材料层形成所述侧墙130的方法包括湿法刻蚀。

参考图5所示，在所述半导体衬底100上形成介质层140，所述介质层140顶部与所述伪栅极层120上表面平齐。所述介质层140可以使所述半导体结构表面平整，提高后续工艺中刻蚀所述伪栅极层120时的精准度。

在本申请的一些实施例中，所述在所述半导体衬底100上形成介质层140，所述介质层140与所述伪栅极层120上表面平齐的方法包括：在所述半导体衬底100上和所述伪栅极层120上形成介质层140使用化学机械研磨工艺去除高于所述伪栅极层120上表面的介质层140。所述介质层140的材料例如为氧化硅。

参考图6所示，去除所述伪栅极层120，形成开口121。所述开口121用于填充金属栅极。

在本申请的一些实施例中，所述去除所述伪栅极层120的方法包括湿法刻蚀或干法刻蚀。

参考图7所示，在所述开口121底部和侧壁形成铝膜150。一方面，所述铝膜150表面可以氧化生成氧化铝来作为阻挡层阻止金属栅极的金属向栅介电层110中扩散；另一方面，所述铝膜150的铝原子可以扩散到所述栅介电层110中调节器件阈值电压。选择使用铝膜的原因包括：金属铝的功函数符合NMOS器件中金属栅极对功函数的需要；金属铝的氧化物氧化铝容易形成；且可以作为阻挡金属原子扩散的材料；金属铝的价格较为便宜。

与常规半导体结构工艺中难以控制金属栅极金属原子的扩散相比，本申请提供的半导体结构的形成方法中，可以通过控制所述铝膜150的厚度来控制扩散到栅介电层110中铝原子的量，从而控制所述阈值电压。具体地，所述铝膜150的厚度越低，则可以扩散到栅介电层110中的铝原子也较少，所述阈值电压较高；反之，所述铝膜150的厚度越高，则可以扩散到栅介电层110中的铝原子就较多，所述阈值电压较低。

在本申请的一些实施例中，所述铝膜150的厚度为25至35埃，例如为25埃、30埃或35埃等。由于所述铝膜150的一部分会被氧化，因此所述铝膜150的厚度要比实际需要稍厚一些，为后续氧化预留一定的厚度。

在本申请的一些实施例中，所述在所述开口121底部和两侧形成铝膜150的方法包括物理气相沉积法。所述物理气相沉积法相较于常规工艺中形成阻挡层的原子层沉积法来说易于控制，沉积效率也更高。所述物理气相沉积法的工艺参数包括：溅射功率为1500W至2500W，所述溅射功率越大，则沉积速率越快，晶粒尺寸越大；反应压强为1mTorr至5mTorr，所述反应压强越大，则晶粒尺寸越小，膜层硬度越高；反应温度为200摄氏度至400摄氏度，所述反应温度越高，则晶粒尺寸越大。实际工艺中，可以根据需要来设置具体的工艺参数。

参考图8所示，在所述铝膜150表面形成氧化铝阻挡层160。氧化铝拥有非常稳定的性质，可以防止金属栅极中金属原子扩散。需要说明的是，附图中的尺寸比例不代表真实的尺寸比例，仅仅是为了简洁方便地说明半导体结构中各结构之间的位置关系及形状结构等，例如，所述氧化铝阻挡层160是在所述铝膜150表面氧化而形成的一层薄膜，而在附图中放大了所述氧化铝阻挡层160，方便更清楚地描述所述氧化铝阻挡层160。

在本申请的一些实施例中，所述在所述铝膜150表面形成氧化铝阻挡层160的方法包括：将所述半导体结构暴露在空气中使所述铝膜150表面氧化形成所述氧化铝阻挡层160。所述自然氧化的时间大于30分钟。这种方法利用铝金属在空气中就能够自然氧化的特性来氧化形成氧化铝，工艺简单，不需要额外成本，但所述自然氧化的速度较慢，生产效率较低。

在本申请的另一些实施例中，所述在所述铝膜150表面形成氧化铝阻挡层160的方法包括：将所述半导体结构设置于反应腔中；向所述反应腔中通入氧气使所述铝膜150表面氧化形成所述氧化铝阻挡层160。这种方法通过主动提供氧气来氧化所述铝膜150形成氧化铝，氧化速度更快，生产效率更高，而且反应场所在反应腔中，不用暴露在空气中，不用担心会对半导体结构有任何意外损伤，但会增加一定额外成本。

在本申请的一些实施例中，所述氧化铝阻挡层160的厚度为10埃至20埃，例如为10埃、15埃或20埃等。需要说明的是，由于一部分铝膜被氧化，剩余的铝膜的厚度为5埃至25埃。

本申请提供的半导体结构的形成方法中，可以通过控制所述氧化铝阻挡层160的厚度来控制从金属栅极扩散到栅介电层110中金属原子的量，从而控制所述阈值电压。具体地，所述氧化铝阻挡层160的厚度越高，则阻挡金属栅极金属原子扩散的能力越强；反之，所述氧化铝阻挡层160的厚度越高，则阻挡金属栅极金属原子扩散的能力越低。实际生产中，可以根据需要来控制氧化时间，以控制所述氧化铝阻挡层的厚度。

与常规工艺中通过原子层沉积法来形成阻挡金属栅极金属原子扩散的阻挡层相比，本申请提供的半导体结构形成方法中，只需要使用物理气相沉积法沉积所述铝膜150，然后氧化所述铝膜150就可以生成同样能够阻挡金属栅极金属原子扩散的氧化铝阻挡层160。一方面，物理气相沉积法加氧化的工艺相较于原子层沉积法更为简单，生产效率更高，成本更低；另一方面，物理气相沉积法可以减少产品颗粒缺陷，提高器件可靠性；此外，物理气相沉积工艺中可以较好地控制所述铝膜150和氧化铝阻挡层160的厚度，从而控制扩散到栅介电层110中的金属原子的量，从而控制器件阈值电压。

参考图9所示，在所述氧化铝阻挡层160表面形成金属栅极170，所述金属栅极170填充所述开口121。

在本申请的一些实施例中，所述金属栅极170可以为多层复合结构，所述金属栅极170可以包括依次位于所述氧化铝阻挡层170表面的钛铝层、氮化钛层、钛金属层和铝金属层。所述钛铝层和氮化钛层可以调节所述金属栅极170的功函数，所述钛金属层作为所述铝金属层和氮化钛层的粘附层，所述铝金属层为栅极主要结构。在本申请的一些实施例中，形成所述钛铝层、氮化钛层、钛金属层和铝金属层的方法包括物理气相沉积法。

参考图10，在所述介质层140、所述侧墙130和所述金属栅极170上形成层间介电层180，在所述层间介电层180中形成贯穿所述层间介电层180并且电连接所述金属栅极170的接触结构190。

在本申请的一些实施例中，所述层间介电层180的材料包括氧化硅。

在本申请的一些实施例中，所述接触结构190的材料为金属，例如钨或铜或铝等。

在本申请的一些实施例中，形成所述层间介电层190的方法包括化学气相沉积工艺或物理气相沉积工艺等。

本申请所述的半导体结构的形成方法，一方面，物理气相沉积法加氧化的工艺相较于原子层沉积法更为简单，生产效率更高，成本更低；另一方面，物理气相沉积法可以减少产品颗粒缺陷，提高器件可靠性；此外，物理气相沉积工艺中可以较好地控制所述铝膜150和氧化铝阻挡层160的厚度，从而控制扩散到栅介电层110中的金属原子的量，从而控制器件阈值电压。

本申请的实施例还提供一种半导体结构，参考图10，所述半导体结构包括：半导体衬底100；依次位于所述半导体衬底100上的栅介电层110、金属栅极170；位于所述金属栅极170底部和两侧的氧化铝阻挡层160；位于所述氧化铝阻挡层160底部和侧壁的铝膜150；以及位于所述栅介电层110和所述铝膜150两侧的侧墙130。

参考图10所示，所述半导体衬底100的材料可以为硅(Si)、锗(Ge)、绝缘体上硅(SOI)或绝缘体上锗(GOI)等。所述半导体衬底100还可以是生长有外延层的结构。

继续参考图10，所述栅介电层110可以为多层介电层形成的复合结构，例如包括依次位于所述半导体衬底100上的第一介电层和第二介电层。其中，所述第一介电层的材料例如为氧化硅；所述第二介电层的材料例如为氧化铪。

在本申请的一些实施例中，所述栅介电层110的材料可以包括氧化硅、氧化铪、氧化镧、氧化钽、氧化钛以及氧化铝等。

在本申请的一些实施例中，所述半导体结构还包括：位于所述栅介电层120表面的盖帽层(图中未示出)，所述盖帽层包括位于所述栅介电层表面的钛金属层和位于所述钛金属层表面的富氮氮化钛层。使用钛金属层和富氮氮化钛层的双层结构来作为盖帽层，在不影响等效氧化层厚度的情况下，不会导致漏电高，热稳定性差和击穿电压低等问题。

继续参考图10，在所述栅介电层110和栅极结构两侧形成有侧墙130。所述侧墙130可以保护所述栅介电层110和所述栅极结构。

在本申请的一些实施例中，所述侧墙130的材料包括氮化硅或氧化硅。

在本申请的一些实施例中，所述侧墙130可以是单层结构。在本申请的另一些实施例中，所述侧墙130也可以是多层复合结构，例如氧化硅-氮化硅-氧化硅-氮化硅结构等。

继续参考图10，在所述半导体衬底100上形成有介质层140，所述介质层140顶部与所述栅极结构上表面平齐。

继续参考图10，所述铝膜150的铝原子可以扩散到所述栅介电层110中调节器件阈值电压。与常规半导体结构难以控制金属栅极金属原子的扩散相比，本申请提供的半导体结构可以通过控制所述铝膜150的厚度来控制扩散到栅介电层110中铝原子的量，从而控制所述阈值电压。具体地，所述铝膜150的厚度越低，则可以扩散到栅介电层110中的铝原子也较少，所述阈值电压较高；反之，所述铝膜150的厚度越高，则可以扩散到栅介电层110中的铝原子就较多，所述阈值电压较低。选择使用铝膜的原因包括：金属铝的功函数符合NMOS器件中金属栅极对功函数的需要；金属铝的氧化物氧化铝容易形成；且可以作为阻挡金属原子扩散的材料；金属铝的价格较为便宜。

在本申请的一些实施例中，所述铝膜150的厚度为25至35埃，例如为25埃、30埃或35埃等。由于所述铝膜150的一部分会被氧化，因此所述铝膜150的厚度要比实际需要稍厚一些，为后续氧化预留一定的厚度。

继续参考图10，在所述铝膜150表面形成有氧化铝阻挡层160。氧化铝拥有非常稳定的性质，可以防止金属栅极中金属原子扩散。需要说明的是，附图中的尺寸比例不代表真实的尺寸比例，仅仅是为了简洁方便地说明半导体结构中各结构之间的位置关系及形状结构等，例如，所述氧化铝阻挡层160是在所述铝膜150表面氧化而形成的一层薄膜，而在附图中放大了所述氧化铝阻挡层160，方便更清楚地描述所述氧化铝阻挡层160。

在本申请的一些实施例中，所述氧化铝阻挡层160的厚度为5埃至25埃，例如为5埃、10埃、15埃、20埃或25埃等。本申请提供的半导体结构可以通过控制所述氧化铝阻挡层160的厚度来控制从金属栅极扩散到栅介电层110中金属原子的量，从而控制所述阈值电压。具体地，所述氧化铝阻挡层160的厚度越高，则阻挡金属栅极金属原子扩散的能力越强；反之，所述氧化铝阻挡层160的厚度越高，则阻挡金属栅极金属原子扩散的能力越低。实际生产中，可以根据需要来控制氧化时间，以控制所述氧化铝阻挡层的厚度。

本申请提供的半导体结构中，可以较好地控制所述铝膜150和氧化铝阻挡层160的厚度，从而控制扩散到栅介电层110中的金属原子的量，从而控制器件阈值电压。

继续参考图10，在所述氧化铝阻挡层160表面形成有金属栅极170。

在本申请的一些实施例中，所述金属栅极170可以为多层复合结构，所述金属栅极170可以包括依次位于所述氧化铝阻挡层170表面的钛铝层、氮化钛层、钛金属层和铝金属层。所述钛铝层和氮化钛层可以调节所述金属栅极170的功函数，所述钛金属层作为所述铝金属层和氮化钛层的粘附层，所述铝金属层为栅极主要结构。

继续参考图10，在所述介质层140、所述侧墙130和所述金属栅极170上形成有层间介电层180，在所述层间介电层180中形成有贯穿所述层间介电层180并且电连接所述金属栅极170的接触结构190。

在本申请的一些实施例中，所述层间介电层180的材料包括氧化硅。

在本申请的一些实施例中，所述接触结构190的材料为金属，例如钨或铜或铝等。

本申请所述的半导体结构中，可以较好地控制所述铝膜150和氧化铝阻挡层160的厚度，从而控制扩散到栅介电层110中的金属原子的量，从而控制器件阈值电压。

综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。

应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。

类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件″上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语″直接地″表示没有中间元件。还应当理解，术语″包含″、″包含着″、″包括″或者″包括着″，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。

还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。

此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。