具体实施方式

参照与附图一起详细后述的实施例，则可以明确本发明的优点和特征以及达成这些的方法。然而本发明可以实现为互不相同的多种形态，并不限于以下公开的实施例，本实施例仅用于使本发明的公开得以完整，并为了向本发明所属技术领域中具有普通知识的人完整地告知发明范围而提供，本发明仅由权利要求的范围而被定义。

提及元件(elements)或者层在其他元件或者层“上(on)”的情形包括在其他元件的紧邻的上方的情形或者在中间夹设有其他层或者其他元件的情形。贯穿整个说明书，相同的附图标记指代相同的构成要素。

虽然第一、第二等术语为了叙述多种构成要素而使用，但这些构成要素显然不局限于这些术语。这些术语仅用于将一个构成要素与另一构成要素进行区分。因此，以下提及的第一构成要素在本发明的技术思想内，显然也可以是第二构成要素。

以下，参照附图对具体实施例进行说明。

图1是根据一实施例的显示装置的平面图。图2是示意性地示出根据一实施例的显示装置的框图。

显示装置1作为显示视频或静止图像的装置，显示装置1不仅可以用作诸如移动电话、智能电话、平板个人计算机(PC：Personal Computer)及智能手表、手表电话、移动通信终端、电子记事本、电子书、便携式多媒体播放器(PMP：Portable Multimedia Player)、导航仪、超便携移动个人电脑(UMPC：Ultra Mobile PC)等便携式电子设备的显示屏幕，而且也可以用作电视、笔记本计算机、监视器、广告牌、物联网产品等的多种产品的显示屏幕。

根据一实施例的显示装置1在平面上可以构成为实质上的矩形形状。显示装置1可以是平面上边角垂直的矩形。然而，并不局限于此，显示装置1可以是平面上边角圆滑的矩形形状。

在图中，第一方向DR1表示平面图中的显示装置1的横方向，第二方向DR2表示平面图中的显示装置1的纵方向。并且，第三方向DR3表示显示装置1的厚度方向。第一方向DR1与第二方向DR2彼此垂直交叉，第三方向DR3在与第一方向DR1及第二方向DR2所在的平面交叉的方向上与第一方向DR1及第二方向DR2全部垂直交叉。然而，在实施例中提及的方向应当被理解为相对性的方向，实施例并不局限于提及的方向。

除非另有定义，否则在本说明书中，以第三方向DR3为基准而表示的“上部”、“上表面”、“上侧”指以显示装置1为基准的显示面侧，“下部”、“下表面”、“下侧”指以显示装置1为基准的显示面的相反侧。

根据一实施例的显示装置1可以包括显示面板10、时序控制部21、数据驱动部22及扫描驱动部30。

显示面板10可以是有机发光显示面板。在以下实施例中，举例说明应用有机发光显示面板作为显示面板10的情形，但是并不局限于此，也可以应用液晶显示器(LCD)、量子点有机发光显示面板(QD-OLED)、量子点液晶显示器(QD-LCD)、量子纳米发光显示面板(nano NED)及微型LED(Micro LED)等其他种类的显示面板。

显示面板10可以包括显示屏幕的显示区域DA以及不进行显示的非显示区域NDA。显示面板10在平面图中可以被划分为显示区域DA和非显示区域NDA。非显示区域NDA可以布置为包围显示区域DA。非显示区域NDA可以构成边框。

显示区域DA在平面上可以为边角垂直的矩形形状或者边角圆滑的矩形形状。然而，显示区域DA的平面形状并不局限于矩形，可以具有圆形、椭圆形或其他多种形状。

显示区域DA可以包括多个像素PX。各个像素PX可以排列为矩阵形状。各个像素PX可以包括发光层和控制发光层的发光量的电路层。电路层可以包括布线、电极及至少一个晶体管。发光层可以包括有机发光物质。发光层可以被封装膜密封。在后文中将对像素PX的具体构成进行说明。

在显示区域DA，不仅可以布置有像素PX，而且可以布置有连接于像素PX的多条扫描线SL1～SLk(k为2以上的整数)、多条数据线DL1～DLj(j为2以上的整数)以及多条电源线(未图示)。扫描线SL可以在第一方向DR1上延伸，并且沿第二方向DR2排列。数据线DL可以在第二方向DR2上延伸，并且沿第一方向DR1排列。

显示面板10包括位于多条扫描线SL1～SLk(k为2以上的整数)与多条数据线DL1～DLj(j为2以上的整数)的交叉部而以矩阵形态排列的多个像素PX。像素PX中的每一个可以连接于扫描线SL中的至少任一条及数据线DL中的一条。

时序控制部21从主机系统接收数字视频数据DATA和时序信号。时序控制部21生成用于控制数据驱动部22和扫描驱动部30的操作时序的控制信号CS。控制信号CS可以包括用于控制数据驱动部22的操作时序的源极控制信号CONT2和用于控制扫描驱动部30的操作时序的扫描控制信号CONT1。

扫描驱动部30根据扫描控制信号CONT1生成扫描信号S1～Sk(k为2以上的整数)并供应至显示面板10的扫描线SL1～SLk。

数据驱动部22根据源极控制信号CONT2将数字视频数据DATA转换为模拟数据电压并供应至显示面板10的数据线DL1～DLj。

电源供应电路(未图示)可以从由系统板施加的主电源生成驱动显示面板10所需的电压并供应至显示面板10。

图3是根据一实施例的显示装置的一像素的等效电路图。

参照图3，像素PX可以包括第一晶体管TR1、第二晶体管TR2、发光元件OLED及电容器Cst。虽然图3图示了各个像素PX为具有两个晶体管TR1、TR2和一个电容器Cst的2晶体管-1电容器(2T1C：2Transistor-1Capacitor)结构的情形，但是并不局限于此。各个像素PX可以包括多个晶体管和多个电容器。例如，各个像素PX也可以应用3T1C结构、6T1C结构、7T1C结构等其他多种变形像素PX结构。

第一晶体管TR1及第二晶体管TR2中的每一个可以包括第一源极/漏极电极、第二源极/漏极电极及栅极电极。第一源极/漏极电极及第二源极/漏极电极中的一个可以是源极电极，并且另一个是漏极电极。

第一晶体管TR1及第二晶体管TR2中的每一个可以利用薄膜晶体管(thin filmtransistor)形成。并且，虽然在图3中对第一晶体管TR1及第二晶体管TR2中的每一个利用N型金属氧化物半导体场效应晶体管(MOSFET：Metal Oxide Semiconductor Field EffectTransistor)形成的情形进行了说明，但是并不局限于此。第一晶体管TR1及第二晶体管TR2可以利用P型MOSFET形成。在这种情况下，第一晶体管TR1及第二晶体管TR2中的每一个的源极电极和漏极电极的位置可以变更。以下，举例说明第一晶体管TR1及第二晶体管TR2为N型MOSFET的情形。

第一晶体管TR1可以是驱动晶体管。具体而言，第一晶体管TR1的栅极电极与第二晶体管TR2的第二源极/漏极电极及电容器Cst的第二电极(或者，第一电极)连接。第一晶体管TR1的第一源极/漏极电极与第一电源线ELVDL连接。第一晶体管TR1的第二源极/漏极电极与发光元件OLED的阳极电极连接。第一晶体管TR1根据第二晶体管TR2的开关操作接收数据信号Dj(j为1以上的整数)而向发光元件OLED供应驱动电流。

第二晶体管TR2可以是开关晶体管。具体而言，第二晶体管TR2的栅极电极与扫描线SL连接。第二晶体管TR2的第一源极/漏极电极与数据线DL连接。第二晶体管TR2的第二源极/漏极电极与第一晶体管TR1的栅极电极及电容器Cst的第二电极连接。第二晶体管TR2根据扫描信号Sk(k为1以上的整数)被导通而执行将数据信号Dj(j为1以上的整数)传递至第一晶体管TR1的栅极电极的开关操作。

电容器Cst的第一电极(或者，第二电极)可以与第一电源线ELVDL及第一晶体管TR1的第一源极/漏极电极连接，电容器Cst的第二电极与第一晶体管TR1的栅极电极及第二晶体管TR2的第二源极/漏极电极连接。电容器Cst可以起到使施加到第一晶体管TR1的栅极电极的数据电压保持恒定的作用。

发光元件OLED可以根据第一晶体管TR1的驱动电流发光。发光元件OLED可以是包括阳极电极(或者，第一电极)、有机发光层及阴极电极(或者，第二电极)的有机发光二极管(organic light emitting diode)。然而，并不局限于此。发光元件OLED的阳极电极可以连接于第一晶体管TR1的第二源极/漏极电极，并且阴极电极连接于被施加有低于第一电源电压ELVDD的第二电源电压ELVSS的第二电源线ELVSL。

以下，对上述像素PX的截面结构进行详细说明。

图4是根据一实施例的显示装置的显示面板的剖视图。图4图示了一个像素PX的第二晶体管TR2及电容器Cst的一示例。

参照图4，根据一实施例的第二晶体管TR2包括构成电极的导电层、形成沟道的半导体图案及绝缘层。电容器Cst包括构成电极的导电层以及布置于导电层之间的绝缘层。多个导电层可以包括第一导电层110、第二导电层140、第三导电层150、第四导电层160及阳极电极ANO。多个绝缘层可以包括缓冲层(或者，下部绝缘层)120、栅极绝缘膜GI、第一层间绝缘膜ILD1、第二层间绝缘膜ILD2及过孔层VIA。

显示面板10的各个层可以以阻挡层102、第一导电层110、缓冲层120、半导体层130、栅极绝缘膜GI、第二导电层140、第一层间绝缘膜ILD1、第三导电层150、第二层间绝缘膜ILD2、第四导电层160、过孔层VIA、阳极电极ANO、像素定义膜PDL等的顺序布置于基础基板101上。虽然上述各个层可以利用单一膜构成，但是也可以利用包括多个膜的层叠膜构成。在各个层之间还可以布置有其他层。

基础基板101支撑布置在其上的各个层。基础基板101例如可以利用高分子树脂等绝缘物质构成。高分子物质例如可以是聚醚砜(PES：polyethersulphone)、聚丙烯酸酯(PA：polyacrylate)、聚芳酯(PAR：polyarylate)、聚醚酰亚胺(PEI：polyetherimide)、聚萘二甲酸乙二醇酯(PEN：polyethylenenapthalate)、聚对苯二甲酸乙二醇酯(PET：polyethyleneterepthalate)、聚苯硫醚(PPS：polyphenylene sulfide)、聚烯丙基化物(polyallylate)、聚酰亚胺(PI：polyimide)、聚碳酸酯(PC：polycarbonate)、三乙酸纤维素(CAT：cellulosetriacetate)、醋酸丙酸纤维素(CAP：cellulose acetate propionate)或者它们的组合。基础基板101还可以包括金属材质的物质。

基础基板101可以是能够弯曲(bending)、折叠(folding)、卷曲(rolling)等的柔性(flexible)基板。构成柔性基板的物质例如可以是聚酰亚胺(PI)，但是并不局限于此。

在有机发光显示装置为背面发光型或双面发光型的情况下，可以使用透明的基板。在有机发光显示装置为前表面发光型的情况下，不仅可以应用透明的基板，而且也可以应用半透明或不透明基板。

阻挡层102可以布置于基础基板101上。阻挡层102可以防止杂质离子扩散，并防止水分或外部空气的渗透，并且可以执行表面平坦化功能。阻挡层102可以包括硅氮化物、硅氧化物或硅氮氧化物等。根据基础基板101的种类或工艺条件等，阻挡层102也可以被省略。

第一导电层110布置于阻挡层102上。然而，并不局限于此，在省略阻挡层102的情况下，第一导电层110也可以布置于基础基板101上。第一导电层110可以包括下部阻光图案111。

下部阻光图案111可以布置于半导体图案131的下部。下部阻光图案111可以在厚度方向(第三方向DR3)上至少与半导体图案131的沟道区域131c重叠。下部阻光图案111的至少一部分可以与半导体图案131的沟道区域131c完全重叠，并且在厚度方向(第三方向DR3)上与第一晶体管TR1的半导体图案131的第一源极/漏极区域131a及第二源极/漏极区域131b不重叠或者仅一部分重叠，但并不局限于此。

虽然未图示，但是下部阻光图案111可以通过贯通第一层间绝缘膜ILD1、栅极绝缘膜GI及缓冲层120的接触孔(未图示)来电连接于栅极电极141，或者通过贯通第二层间绝缘膜ILD2、第一层间绝缘膜ILD1、栅极绝缘膜GI及缓冲层120的接触孔(未图示)与第一源极/漏极电极或第二源极/漏极电极电连接。

第一导电层110可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)、铜(Cu)中的一种以上的金属。第一导电层110可以是单层膜或多层膜。

缓冲层120布置于第一导电层110上。缓冲层120可以在显示区域DA及非显示区域NDA覆盖第一导电层110，并且布置于阻挡层102的由第一导电层110暴露的整个表面上。缓冲层120可以执行使第一导电层110与半导体层130之间绝缘的层间绝缘膜的作用。此外，缓冲层120可以阻断从下部渗透的水分、外部空气及杂质等，从而起到保护上部的薄膜晶体管及发光层等的作用。

为了对缓冲层120进行更详细的说明，进一步参照图5。图5是放大图4的A区域的图。图5图示了缓冲层120的层叠结构。

参照图4及图5，缓冲层120可以包括第一缓冲膜121、第二缓冲膜122及第三缓冲膜123。

第一缓冲膜121可以覆盖第一导电层110，并且布置于阻挡层102上。第二缓冲膜122可以布置于第一缓冲膜121上，并且第三缓冲膜123可以布置于第二缓冲膜122上。即，在第一缓冲膜121、第二缓冲膜122及第三缓冲膜123中，第一缓冲膜121可以布置于最下部，第三缓冲膜123布置于最上端，并且第二缓冲膜122布置于第一缓冲膜121与第三缓冲膜123之间。

第一缓冲膜121及第二缓冲膜122可以包括彼此相同的物质，第三缓冲膜123可以包括与第一缓冲膜121及第二缓冲膜122不同的物质。例如第一缓冲膜121及第二缓冲膜122可以包括氮化硅(SiN_x)，并且第三缓冲膜123可以包括氧化硅(SiO_x)，但并不局限于此。

第一缓冲膜121的厚度及第二缓冲膜122的厚度可以彼此相同，第一缓冲膜121的厚度及第二缓冲膜122的厚度之和可以为80nm，并且第一缓冲膜121的厚度及第二缓冲膜122的厚度分别为40nm，但并不局限于此。

在缓冲层120中，可以在包括氮化硅(SiN_x)的膜的至少一部分布置有密度相对较小的第二缓冲膜122。换言之，第一缓冲膜121和第二缓冲膜122可以包括彼此相同的物质，并具有彼此不同的密度。第一缓冲膜121的密度可以大于第二缓冲膜122的密度。第一缓冲膜121的密度可以是第二缓冲膜122的密度的1.5倍以上或者4倍以上。第二缓冲膜122的密度可以是2.3g/cm³以下或者3.0g/cm³以下，但并不局限于此。第一缓冲膜121及第二缓冲膜122的密度可以通过测量每单位体积的重量来计算。

第一缓冲膜121和第二缓冲膜122可以包括彼此相同的物质，并具有彼此不同的组成比。换言之，第一缓冲膜121的氮(N)含量可以高于第二缓冲膜122的氮(N)含量，第一缓冲膜121的硅(Si)含量可以低于第二缓冲膜122的硅(Si)含量。第一缓冲膜121的氮(N)含量可以在51.0at％至52.5at％的范围内，或者为51.8at％，但并不局限于此。第二缓冲膜122的氮(N)含量可以在50.0at％至50.9at％的范围内，或者为50.6at％。第一缓冲膜121的硅(Si)含量可以在46.0at％至47.5at％的范围内，或者为46.7at％。第二缓冲膜122的硅(Si)含量可以在47.6at％至49.0at％的范围内，或者为48.4at％。第一缓冲膜121及第二缓冲膜122的组成比(或者，氮(N)及硅(Si)等的含量)可以通过X射线光电子能谱(XPS：X-rayphotoelectron Spectroscopy)法来分析，但分析上述组成比的方法并不局限于此。

在第一缓冲膜121和第二缓冲膜122中，氮(N)与氢(H)之间的键以及硅(Si)与氢(H)之间的键的比率可以不同。具体而言，可以将氮(N)与氢(H)之间的键称为第一键，将硅(Si)与氢(H)之间的键称为第二键。密度相对较大的第一缓冲膜121的第一键与第二键之间的比率可以与密度相对较小的第二缓冲膜122的第一键与第二键之间的比率不同。

第一缓冲膜121中第一键相对于第二键的比率可以大于第二缓冲膜122中第一键相对于第二键的比率。即，在包括氮化硅(SiN_x)的第一缓冲膜121和第二缓冲膜122中，所述第一缓冲膜121和第二缓冲膜122的密度越大，所述第一缓冲膜121和第二缓冲膜122内的第一键的数量可以越多，并且第二键的数量越少。在第二缓冲膜122中，第一键相对于第二键的比率可以在1.3至3.0的范围内或者在0.7至4.0的范围内。

换言之，第一缓冲膜121的[N-H]/[Si-H]的值与第二缓冲膜122的[N-H]/[Si-H]的值可以不同。并且第一缓冲膜121的[N-H]/[Si-H]的值可以大于第二缓冲膜122的[N-H]/[Si-H]的值。第一缓冲膜121的[N-H]/[Si-H]的值可以是第二缓冲膜122的[N-H]/[Si-H]的值的五倍以上，或者为十倍以上，但并不局限于此。第一缓冲膜121的[N-H]/[Si-H]的值可以为16.79，或者在16至17的范围内或13至20的范围内。第二缓冲膜122的[N-H]/[Si-H]的值可以为2.81，或者在1.3至3.0的范围内或0.7至4.0的范围内。

[N-H]为在第一缓冲膜121或第二缓冲膜122中各个缓冲膜的每单位体积的氮(N)与氢(H)之间的键(第一键)数，[Si-H]为在第一缓冲膜121或第二缓冲膜122中各个缓冲膜的每单位体积的硅(Si)与氢(H)之间的键(第二键)数。[N-H]/[Si-H]的值为在第一缓冲膜121或第二缓冲膜122中各个缓冲膜的每单位体积的氮(N)与氢(H)的键数([N-H])相对于硅(Si)与氢(H)的键数([SI-H])的比率。上述值和/或上述比率可以通过傅里叶变换红外光谱仪(FT-IR spectrometer)分析，但不限于此。

随着包括氮化硅(SiN_x)的缓冲膜121、122的密度增大，所述缓冲膜121、122内的硅(Si)可以被更多的氮(N)包围。所述硅(Si)可以与氮(N)键合而不与氢(H)键合，并且所述氮(N)可以与硅(Si)及氢(H)键合。因此，包括氮化硅(SiN_x)的缓冲膜121、122的密度越大，内部的硅(Si)与氢(H)之间的键(第二键)数可以越少，并且氮(N)与氢(H)的键(第一键)数越多。

如同在后文中将进行说明，形成缓冲层120的过程可以包括热处理工艺，缓冲层120的氢气(H₂)可以通过所述热处理工艺释放。在这种情况下，第二缓冲膜122的氢气(H₂)释放量可以大于第一缓冲膜121的氢气(H₂)释放量。密度相对较小的第二缓冲膜122内的氢(H)原子的移动可以比密度相对较大的第一缓冲膜121内的氢(H)原子的移动自由，并更容易与周边的其他氢(H)原子键合。即，缓冲膜的密度越小，所述缓冲膜内部的氢(H)可以越容易移动到所述缓冲膜的界面，并且越容易与周围的其他氢(H)原子键合，因此氢(H)可以易于从密度较低的缓冲膜释放为气体。因此，与密度相对较高的第一缓冲膜121相比，密度相对较低的第二缓冲膜122中的氢气(H₂)释放量可以更大。

由于在包括氮化硅(SiN_x)的缓冲膜121、122的一部分区域布置有密度较小的第二缓冲膜122，因此可以通过热处理工艺增加从缓冲层120释放的氢气(H₂)量，并且在热处理工艺之后可以减少残留于缓冲层120的氢气(H₂)量。据此，可以减少流入到布置于缓冲层120上的半导体图案131的氢气(H₂)量。

结果，通过布置密度较小的第二缓冲膜122，可以抑制或防止氢气(H₂)流入到半导体图案131的沟道区域131c。据此，可以使第二晶体管TR2的阈值电压(Vth：thresholdvoltage)整体向正(Positive)方向移动(Shift)，从而确保阈值电压的裕度(margin)。并且，可以抑制第二晶体管TR2的阈值电压Vth整体上向负(negative)方向移动(Shift)，并且可以抑制或防止所述沟道区域131c的短路(Short)。即，可以抑制或防止第二晶体管TR2的开关特性不良。

为了对上述内容进行详细说明，将参照图6。

图6是图示根据一实施例的根据第二缓冲膜的有无的晶体管的阈值电压的图表。X表示包括第一缓冲膜121但不包括第二缓冲膜122的情况，Y表示包括第一缓冲膜121及第二缓冲膜122的情况。

进一步参照图6，在包括密度相对较高的第一缓冲膜121但不包括密度相对较低的第二缓冲膜122的情况(X)下，晶体管的阈值电压Vth为-0.54V，可知向负(negative)方向发生了移动(Shift)。并且，相反地，在包括密度相对较高的第一缓冲膜121及密度相对较低的第二缓冲膜122的情况(Y)下，晶体管的阈值电压Vth为+0.09V，可知向正(positive)方向发生了移动(Shift)。

结果，在缓冲层120包括第一缓冲膜121及第二缓冲膜122的情况下，可以提高晶体管的开关特性，或者抑制或防止所述开关特性降低。

并且，随着来自包括氮化硅(SiN_x)的缓冲膜121、122的氢气(H₂)释放量增加，包括氧化硅(SiO_x)的缓冲膜123可以形成为包括更多的氢(H)。因此，可以提高所述缓冲膜123的均匀性(unif.Uniformity)，并且可以提高第二晶体管TR2的元件分布。不仅如此，随着来自包括氮化硅(SiN_x)的缓冲膜121、122的氢气(H₂)释放量增加，可以提高形成栅极绝缘膜GI及层间绝缘膜ILD1、ILD2的工艺温度，从而提高包括氧化物半导体的晶体管的可靠性，并实现所述晶体管的短轨道(short channel)。

随着来自包括氮化硅(SiN_x)的缓冲膜121、122的氢气(H₂)释放量增加，在栅极绝缘膜GI与栅极电极141之间可能不需要追加的氧化物半导体层(未图示)。所述氧化物半导体层(未图示)可以释放流入到沟道区域131c内的氢(H)。据此，可以减少工艺所需的掩模数，提高工艺效率，降低工艺成本。

再次参照图4，半导体层130可以布置于缓冲层120上。半导体层130可以包括半导体图案131。半导体图案131可以是第二晶体管TR2的有源层。

半导体图案131可以在至少一部分区域与下部阻光图案111重叠。半导体图案131的至少一部分侧面可以相对于下部阻光图案111的侧面向外侧凸出，但并不局限于此。

半导体图案131可以包括：沟道区域131c，在厚度方向上与栅极电极141重叠；第一源极/漏极区域131a和第二源极/漏极区域131b，分别位于所述沟道区域131c的一侧及另一侧。第一源极/漏极区域131a及第二源极/漏极区域131b是导体化的区域，相比于沟道区域131c，导电性可以更高，电阻更低。

半导体层130可以包括氧化物半导体。所述氧化物半导体例如可以包括含有铟(In)、锌(Zn)、镓(Ga)、锡(Sn)、钛(Ti)、铝(Al)、铪(Hf)、锆(Zr)、镁(Mg)等的二元化合物(AB_x)、三元化合物(AB_xC_y)、四元化合物(AB_xC_yD_z)。在一实施例中，半导体层130可以包括氧化铟锡锌(IGZO：Indium tin zinc oxide)。

栅极绝缘膜GI可以布置于半导体层130上。栅极绝缘膜GI可以覆盖半导体层130，并且布置于缓冲层120的由半导体层130暴露的整个表面上。栅极绝缘膜GI不仅可以覆盖半导体层130的上表面，而且还可以覆盖至半导体层130的侧面。栅极绝缘膜GI可以起到使半导体层130与第二导电层140之间绝缘的栅极绝缘膜的作用。

栅极绝缘膜GI可以包括硅化合物、金属氧化物等。例如，栅极绝缘膜GI可以包括硅氧化物、硅氮化物、硅氮氧化物、铝氧化物、钽氧化物、铪氧化物、锆氧化物、钛氧化物等。这些物质可以单独使用或彼此组合而使用。

第二导电层140布置于栅极绝缘膜GI上。第二导电层140可以包括栅极电极141。栅极电极141可以与上述扫描线SL(参照图3)电连接。栅极电极141可以执行第二晶体管TR2的栅极电极的作用。

第二导电层140还可以包括电容器Cst的第二电极C2。栅极电极141和电容器Cst的第二电极C2可以一体地形成。即，电容器Cst的第二电极C2可以由栅极电极141本身形成，或者由从栅极电极141延伸的部位形成。例如，一体化的第二导电层140的图案中的一部分可以与半导体图案131重叠，并且在相应部位起到栅极电极141的功能，另一部分与半导体图案131不重叠，并起到与上部的电容器的第一电极151重叠的电容器Cst的第二电极C2的功能。

第二导电层140可以利用低电阻物质构成。第二导电层140可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)、铜(Cu)中的一种以上的金属，但并不局限于此。

第一层间绝缘膜ILD1布置于第二导电层140上。第一层间绝缘膜ILD1可以大致遍布于基础基板101的整个表面而布置。第一层间绝缘膜ILD1不仅可以覆盖第二导电层140的上表面，而且还可以覆盖至第二导电层140的侧面。

第一层间绝缘膜ILD1可以包括硅化合物、金属氧化物等。例如，第一层间绝缘膜ILD1可以包括硅氧化物、硅氮化物、硅氮氧化物、铝氧化物、钽氧化物、铪氧化物、锆氧化物、钛氧化物等。这些物质可以单独使用或彼此组合而使用。

第三导电层150布置于第一层间绝缘膜ILD1上。第三导电层150可以包括电容器Cst的第一电极151。电容器Cst的第一电极151可以在与下部的电容器Cst的第二电极C2重叠的区域彼此相面对而形成电容器Cst。在所述重叠区域中布置于电容器Cst的第一电极151与电容器Cst的第二电极C2之间的第一层间绝缘膜ILD1可以执行所述电容器Cst的电介质的作用。

第三导电层150可以包括选自铝(Al)、钼(Mo)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)、铜(Cu)中的一种以上的金属，但并不局限于此。

在第三导电层150上布置有第二层间绝缘膜ILD2。第二层间绝缘膜ILD2可以大致遍布于基础基板101的整个表面而布置。第二层间绝缘膜ILD2不仅可以覆盖第三导电层150的上表面，而且还可以覆盖至第三导电层150的侧面。

第二层间绝缘膜ILD2可以包括硅化合物、金属氧化物等。例如，第二层间绝缘膜ILD2可以包括硅氧化物、硅氮化物、硅氮氧化物、铝氧化物、钽氧化物、铪氧化物、锆氧化物、钛氧化物等。这些物质可以单独使用或彼此组合而使用。

在第二层间绝缘膜ILD2上布置有第四导电层160。第四导电层160可以包括第一源极/漏极电极161a及第二源极/漏极电极161b。

第一源极/漏极电极161a可以由数据线DL(参照图3)本身构成，或者与数据线DL(参照图3)电连接。即，第四导电层160的一部分图案中的第一源极/漏极电极161a可以与数据线DL(参照图3)一体地形成。所述图案可以在与半导体图案131重叠的部分起到第二晶体管TR2的第一源极/漏极电极161a的功能，并且在与半导体图案131不重叠的部分起到数据线DL(参照图3)的功能。

在与半导体图案131重叠的部分，第一源极/漏极电极161a可以通过贯通第二层间绝缘膜ILD2、第一层间绝缘膜ILD1及栅极绝缘膜GI而使半导体图案131的一部分暴露的接触孔CNT1来电连接于下部的半导体图案131。

第二源极/漏极电极161b可以与第一晶体管TR1(参照图3)的栅极电极电连接。然而，并不局限于此，第二源极/漏极电极161b也可以与第一晶体管TR1(参照图3)的栅极电极一体地形成。

在与半导体图案131重叠的部分，第二源极/漏极电极161b可以通过贯通第二层间绝缘膜ILD2、第一层间绝缘膜ILD1及栅极绝缘膜GI而使半导体图案131的一部分暴露的接触孔CNT2来电连接于下部的半导体图案131。

第四导电层160可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)、铜(Cu)中的一种以上的金属。第四导电层160可以是单层膜或多层膜。例如，第四导电层160可以形成为Ti/Al/Ti、Mo/Al/Mo、Mo/AlGe/Mo、Ti/Cu等的层叠结构。

钝化层PVX可以布置于第四导电层160上。钝化层PVX起到覆盖并保护第四导电层160的作用。钝化层PVX可以大致地遍布于基础基板101的整个表面而布置。钝化层PVX不仅可以覆盖第四导电层160的上表面，而且还可以覆盖至第四导电层160的侧面。

钝化层PVX可以包括硅氧化物、硅氮化物、硅氮氧化物、铪氧化物、铝氧化物、钛氧化物、钽氧化物、锌氧化物等无机绝缘物质。虽然未图示，但是钝化层PVX可以形成于显示区域DA，并且不形成于非显示区域NDA的至少一部分。

过孔层VIA可以布置于钝化层PVX上。过孔层VIA可以布置于钝化层PVX上部而完全覆盖钝化层PVX的上表面。在过孔层VIA利用有机膜构成的情况下，即使存在下部的阶梯差，其上表面也可以是平坦的。

过孔层VIA可以包括无机绝缘物质或者聚丙烯酸酯系树脂(polyacrylatesresin)、环氧树脂(epoxy resin)、酚醛树脂(phenolic resin)、聚酰胺系树脂(polyamidesresin)、聚酰亚胺系树脂(polyimides resin)、不饱和聚酯系树脂(unsaturatedpolyesters resin)、聚苯醚系树脂(poly phenylenethers resin)、聚苯硫醚系树脂(polyphenylenesulfides resin)或苯并环丁烯(BCB：benzocyclobutene)等有机绝缘物质。过孔层VIA还可以包括光敏性物质，但是不限于此。

阳极电极ANO布置于过孔层VIA上。阳极电极ANO可以分离地布置于每个像素。虽然未图示，但是阳极电极ANO可以贯通过孔层VIA，并且通过使第一晶体管TR1(参照图3)的第二源极/漏极区域(未图示)的一部分暴露的接触孔(未图示)来电连接于第一晶体管TR1(参照图3)的第二源极/漏极区域(未图示)。阳极电极ANO可以布置于显示区域DA，并且不布置在非显示区域NDA。

阳极电极ANO可以具有层叠铟锡氧化物(ITO：Indium-Tin-Oxide)、铟锌氧化物(IZO：Indium-Zinc-Oxide)、氧化锌(ZnO)、氧化铟(In₂O₃：Induim Oxide)的功函数较高的物质层和诸如银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)或其混合物的反射性物质层的层叠膜结构，但并不局限于此。功函数较高的层可以相比于反射性物质层布置于上层且靠近发光层EL而布置。阳极电极ANO可以具有ITO/Mg、ITO/MgF₂、ITO/Ag、ITO/Ag/ITO的多层结构，但并不局限于此。

像素定义膜PDL可以布置于阳极电极ANO上。像素定义膜PDL可以包括使阳极电极ANO局部暴露的开口部。像素定义膜PDL可以利用有机绝缘物质或无机绝缘物质构成。例如，像素定义膜PDL可以包括聚酰亚胺系树脂、丙烯酸系树脂、硅化合物、聚丙烯酸系树脂等中的至少一种。

在像素定义膜PDL暴露的阳极电极ANO上还可以布置有发光层EL、阴极电极CAT及薄膜封装层170。

发光层EL可以包括有机物质层。发光层的有机物质层可以包括有机发光层，并且还可以包括空穴注入/传输层和/或电子注入/传输层。

阴极电极CAT可以布置于发光层EL上。阴极电极CAT可以是不区分像素PX而布置于整个表面的公共电极。阳极电极ANO、发光层EL及阴极电极CAT可以分别构成有机发光元件OLED。

阴极电极CAT可以包括诸如Li、Ca、LiF/Ca、LiF/Al、Al、Mg、Ag、Pt、Pd、Ni、Au、Nd、Ir、Cr、BaF₂、Ba或其化合物或混合物(例如，Ag与Mg的混合物等)的功函数较小的物质层。阴极电极CAT还可以包括布置于所述功函数较小的物质层上的透明金属氧化物层。

薄膜封装层170布置于阴极电极CAT上。薄膜封装层170可以包括第一无机膜171、第一有机膜172及第二无机膜173。虽然未图示，但是第一无机膜171和第二无机膜173可以在薄膜封装层170的端部相互接触。第一有机膜172可以被第一无机膜171和第二无机膜173密封。

第一无机膜171及第二无机膜173可以分别包括硅氮化物、硅氧化物或硅氮氧化物等。第一有机膜172可以包括有机绝缘物质。

以下，针对根据一实施例的显示装置1的制造方法进行说明。

图7至图14是根据一实施例的显示装置的制造方法的各工艺步骤的剖视图。

参照图7，首先在基础基板101的整个表面形成阻挡层102，在阻挡层102上形成图案化的第一导电层110。

图案化的第一导电层110可以通过掩模工艺形成。例如，可以在将用于第一导电层的物质层沉积在阻挡层102的整个表面上之后，通过光刻工艺进行图案化而形成如图7所示的包括下部阻光图案111的第一导电层110。

接着，参照图8及图9，在布置有图案化的第一导电层110的阻挡层102上形成缓冲层120，并且进行脱氢工艺。

在布置有第一导电层110的阻挡层102的整个表面形成缓冲层120。即，在布置有第一导电层110的阻挡层102的整个表面依次层叠第一缓冲膜121、第二缓冲膜122及第三缓冲膜123。

在层叠第一缓冲膜121之后，调节氨气(NH₃)、氮气(N₂)及硅烷(SiH₄)的投入量而调节氮(N)与氢(H)的第一键及硅(Si)与氢(H)的第二键之间的比率，从而可以形成密度小于第一缓冲膜121的密度的第二缓冲膜122。

在层叠缓冲层120之后，可以进行缓冲层120的脱氢。所述脱氢工艺可以包括在高温下进行热处理的热处理工艺等工艺。所述热处理工艺可以包括退火(annealing)工艺等，但并不局限于此。通过所述脱氢，缓冲层120内的氢气(H₂)含量可以降低。

换言之，在第二缓冲膜122及第三缓冲膜123内与硅(Si)或氮(N)键合的氢(H)原子通过热处理工艺断开所述键合，与周围的氢(H)原子键合，从而可以以氢气(H₂)气体(gas)形态向第二缓冲膜122及第三缓冲膜123的外部释放。

在这种情况下，可以从密度相对较小的第二缓冲膜122释放更大量的氢气(H₂)气体。来自第二缓冲膜122的氢气释放量可以为4000以下。所述氢气释放量可以通过热重分析来测量。

但是，并不局限于此，例如，在第三缓冲膜123内部及第二缓冲膜122与第三缓冲膜123之间的界面附近，氢(H)原子可以向第二缓冲膜122移动，并且也可以在密度相对较小的第二缓冲膜122中与其他氢(H)原子相遇并键合。

结果，通过将密度相对较小的第二缓冲膜122布置在第三缓冲膜123上，缓冲层120的脱氢工艺可以更顺利地进行，并且由于脱氢工艺产生的缓冲层120内的氢气(H₂)含量可以大大降低。据此，可以减少渗透到上部的半导体图案131(参照图4)的沟道区域131c(参照图4)中的氢(H)原子和/或氢气(H₂)的量。

接着，参照图10，在缓冲层120上形成图案化的半导体层130。

图案化的半导体层130可以通过掩模工艺形成。例如，在将用于半导体层的物质层沉积在缓冲层120的整个表面上之后，通过光刻工艺进行图案化而形成如图10所示的包括第一半导体图案131的半导体层130。

接着，参照图11，在布置有半导体层130的缓冲层120的整个表面上沉积栅极绝缘膜GI，并且在所述栅极绝缘膜GI上形成第二导电层140。

在布置有半导体层130的缓冲层120的整个表面上沉积栅极绝缘膜GI，并且在所述栅极绝缘膜GI上形成图案化的第二导电层140。图案化的第二导电层140可以通过掩模工艺形成。例如，可以在将用于第二导电层的物质沉积在所述栅极绝缘膜GI的整个表面上之后，通过光刻工序进行图案化而形成如图11所示的包括栅极电极141的第二导电层140。

接着，参照图12，在布置有第二导电层140的栅极绝缘膜GI的整个表面上沉积第一层间绝缘膜ILD1，并且在所述第一层间绝缘膜ILD1上形成第三导电层150。

在布置有第二导电层140的栅极绝缘膜GI的整个表面上沉积第一层间绝缘膜ILD1，并且在所述第一层间绝缘膜ILD1上形成图案化的第三导电层150。图案化的第三导电层150可以通过掩模工艺形成。例如，可以在将用于第三导电层的物质沉积在所述第一层间绝缘膜ILD1的整个表面上之后，通过光刻工艺进行图案化而形成如图12所示的包括电容器Cst的第一电极151的第三导电层150。

接着，参照图13，在布置有第三导电层150的第一层间绝缘膜ILD1的整个表面上沉积第二层间绝缘膜ILD2，并且在所述第二层间绝缘膜ILD2上形成第四导电层160。

首先，在将布置有第三导电层150的第一层间绝缘膜ILD1的整个表面上沉积第二层间绝缘膜ILD2之后，形成使第一半导体图案131暴露的接触孔CNT1、CNT2。接触孔CNT1、CNT2可以通过掩模工艺形成。在第二层间绝缘膜ILD2上形成使第一半导体图案131的一部分暴露的光致抗蚀剂图案，并将其用作蚀刻掩模而蚀刻第二层间绝缘膜ILD2、第一层间绝缘膜ILD1及栅极绝缘膜GI，从而形成使第一半导体图案131的一部分暴露的接触孔CNT1、CNT2。

之后，在第二层间绝缘膜ILD2上形成图案化的第四导电层160。图案化的第四导电层160可以通过掩模工艺形成。例如，在第二层间绝缘膜ILD2的整个表面上沉积用于第四导电层的物质层。在所述沉积过程中，用于第四导电层的物质层可以沉积至接触孔CNT1、CNT2的内部。第一源极/漏极电极161a和第二源极/漏极电极161b可以分别与第一半导体图案131物理连接和/或电连接。

接着，在用于第四导电层的物质层上涂覆光致抗蚀剂层，在通过曝光及显影形成光致抗蚀剂图案之后，将其用作蚀刻掩模而对用于第四导电层的物质层进行图案化，从而完成如图13所示的包括第一源极/漏极电极161a和第二源极/漏极电极161b的第四导电层160。

接着，参照图14，在第四导电层160上形成过孔层VIA，并且在过孔层VIA上形成阳极电极ANO。之后，在过孔层VIA上形成图案化的像素定义膜PDL。

首先，在覆盖第四导电层160并布置有第四导电层160的第二层间绝缘膜ILD2上涂覆用于过孔层的物质层而形成过孔层VIA。之后，虽然未图示，但是可以通过蚀刻过孔层VIA来形成贯通过孔层VIA的过孔接触孔(未图示)。过孔接触孔(未图示)可以暴露第一晶体管TR1(参照图3)的第二源极/漏极电极(未图示)。

在形成过孔层VIA之后，形成阳极电极ANO。阳极电极ANO可以通过掩模工艺形成。例如，在过孔层VIA的整个表面上沉积用于阳极电极的物质层。在所述沉积过程中，用于阳极电极的物质层可以沉积至过孔接触孔(未图示)内部。因此，阳极电极ANO可以连接到第一晶体管TR1(参照图3)的第二源极/漏极电极(未图示)。

在阳极电极用物质层上涂覆光致抗蚀剂层，在通过曝光及显影形成光致抗蚀剂图案后，将其用作蚀刻掩模而蚀刻阳极电极用物质层。之后，通过剥离或蚀刻工艺去除光致抗蚀剂图案，从而完成如图14所示的图案化的阳极电极ANO。

在完成阳极电极ANO之后，形成覆盖阳极电极ANO并在过孔层VIA上被图案化的像素定义膜PDL。

像素定义膜PDL例如可以包括包含光敏性物质的有机物质。在这种情况下，图案化的像素定义膜PDL可以在涂覆用于像素定义膜的有机物质层之后通过曝光及显影而形成。据此，可以形成如图14所示的图案化的像素定义膜PDL。

像素定义膜PDL可以沿像素PX的边界形成，并且与阳极电极ANO部分重叠。像素定义膜PDL可以形成为与过孔接触孔(未图示)重叠。在阳极电极ANO未完全填充过孔接触孔(未图示)的内部空间而仅部分填充的情况下，像素定义膜PDL可以完全填充过孔接触孔(未图示)的内部空间。

像素定义膜PDL上部的发光层EL(参照图4)、阴极电极CAT(参照图4)及薄膜封装层170(参照图4)的制造方法是众所周知的，因此在本说明书中省略对上述结构的制造方法的说明。

以下，对另一实施例进行说明。在以下的实施例中，将省略或简化针对与上文所述的内容相同的构成的重复说明，并以差异为主进行说明。

图15是放大根据另一实施例的显示装置的截面的一部分的放大图。

参照图15，与图4的实施例差异在于根据本实施例的显示装置1_1的第一缓冲膜121_1和第二缓冲膜122_1的层叠顺序发生了变更。

具体而言，根据本实施例的缓冲层120_1可以包括第一缓冲膜121_1、第二缓冲膜122_1及第三缓冲膜123，并且第一缓冲膜121_1布置于第二缓冲膜122_1与第三缓冲膜123之间。即，在第一缓冲膜121_1的下部可以布置有第二缓冲膜122_1，并且在第一缓冲膜121_1的上部布置有第三缓冲膜123。

第二缓冲膜122_1的厚度TH2可以大于第一缓冲膜121_1的厚度TH1。第二缓冲膜122_1的厚度TH2可以是第一缓冲膜121_1的厚度TH1的三倍以上，但并不局限于此。

在这种情况下，也可以通过布置密度较小的第二缓冲膜122_1而抑制或防止氢气(H₂)流入到半导体图案131的沟道区域131c。因此，可以抑制或防止所述沟道区域131c的短路(Short)，并且可以抑制或防止第二晶体管TR2的开关特性不良。

为了对上述内容进行说明，参照图16。

图16是图示根据另一实施例的根据第二缓冲膜的有无的晶体管的阈值电压的图表。X表示包括第一缓冲膜121_1但不包括第二缓冲膜122_1的情况，Z表示包括根据另一实施例的第一缓冲膜121_1及第二缓冲膜122_1的情况。

进一步参照图16可知，在包括密度相对较高的第一缓冲膜121_1及密度相对较低的第二缓冲膜122_1，并且第一缓冲膜121_1布置于第二缓冲膜122_1的上部的情况(Z)下，晶体管的阈值电压Vth为+0.34V，可知也向正(positive)方向发生了移动(Shift)。

图17是放大根据又一实施例的显示装置的截面的一部分的放大图。

参照图17，根据本实施例的显示装置1_2与图4的实施例之间的差异在于不包括第一缓冲膜121(参照图4)。

具体而言，根据本实施例的缓冲层120_2可以包括第二缓冲膜122_2及第三缓冲膜123，但不包括第一缓冲膜121(参照图4)。第二缓冲膜122_2的厚度可以为80nm。或者在70nm至90nm的范围内，但并不局限于此。

在这种情况下，也可以通过布置密度较小的第二缓冲膜122_2而抑制或防止氢气(H₂)流入到半导体图案131的沟道区域131c。因此，可以抑制或防止所述沟道区域131c的短路(Short)，并且可以抑制或防止第二晶体管TR2的开关特性不良。

为了对上述内容进行说明，参照图18。

图18是图示根据又一实施例的根据第二缓冲膜的有无的晶体管的阈值电压的图表。X表示包括第一缓冲膜121_1但不包括第二缓冲膜122_2的情况，W表示根据又一实施例的第二缓冲膜122_2的情况。

进一步参照图18可知，在不包括密度相对较高的第一缓冲膜121_1而仅包括密度相对较低的第二缓冲膜122_2的情况(W)下，晶体管的阈值电压Vth为+0.44V，可知也向正(positive)方向发生了移动(Shift)。

图19是放大根据又一实施例的显示装置的截面的一部分的放大图。

参照图19，根据本实施例的显示装置1_3与图4的实施例之间的差异在于包括多个第二缓冲膜122a_3、122b_3。

具体而言，根据本实施例的缓冲层120_3可以包括多个第二缓冲膜122a_3、122b_3、第一缓冲膜121及第三缓冲膜123。第一缓冲膜121可以布置于多个第二缓冲膜122a_3、122b_3之间，但并不局限于此。多个第二缓冲膜122a_3、122b_3实质上可以彼此相同，并且与上述的图4的第二缓冲膜122(参照图4)实质上相同。

在这种情况下，也可以通过布置密度较小的第二缓冲膜122a_3、122b_3而抑制或防止氢气(H₂)流入到半导体图案131的沟道区域131c。因此，可以抑制或防止所述沟道区域131c的短路(Short)，并且可以抑制或防止第二晶体管TR2的开关特性不良。

在本实施例中图示了2个第二缓冲膜122a_3、122b_3，但数量并不局限于此。并且，虽然图示缓冲层120_3包括多个第二缓冲膜122a_3、122b_3的情形，但并不局限于此，也可以包括多个第二缓冲膜122a_3、122b_3和/或多个第一缓冲膜121。

图20是放大根据又一实施例的显示装置的截面的一部分的放大图。

参照图20，根据本实施例的显示装置1_4与图4的实施例之间的差异在于还包括膜的密度逐渐变化的第四缓冲膜124_4。

具体而言，本实施例的缓冲层120_4不仅包括第一缓冲膜121、第二缓冲膜122及第三缓冲膜123，还可以包括第四缓冲膜124_4。第四缓冲膜124_4可以包括膜的密度彼此不同的区域。例如，第四缓冲膜124_4的膜密度可以从下部向上部逐渐减小，但并不局限于此。即，第四缓冲膜124_4的膜密度可以从第一缓冲膜121侧朝向第二缓冲膜122侧逐渐减小。第四缓冲膜124_4的膜密度可以在与第二缓冲膜122相接的部分与第二缓冲膜122的膜密度实质上相同，并且在与第一缓冲膜121相接的部分与第一缓冲膜121的膜密度实质上相同。

在这种情况下，也可以通过布置密度较小的第二缓冲膜122而抑制或防止氢气(H₂)流入到半导体图案131的沟道区域131c。因此，可以抑制或防止所述沟道区域131c的短路(Short)，并且可以抑制或防止第二晶体管TR2的开关特性不良。

在本实施例中，对第四缓冲膜124_4的膜密度朝向上部逐渐减小的情形进行了说明，但并不局限于此，也可以朝向上部逐渐增大。

图21是放大根据又一实施例的显示装置的截面的一部分的放大图。

参照图21，根据本实施例的显示装置1_5与图4的实施例之间的差异在于不包括第一缓冲膜121(参照图20)。

具体而言，本实施例的缓冲层120_5可以包括第二缓冲膜122、第三缓冲膜123及第四缓冲膜124_5，但不包括第一缓冲膜121。在这种情况下，第四缓冲膜124_5可以布置于下部阻光图案111上，并且第二缓冲膜122及第三缓冲膜123布置于第四缓冲膜124_5上。

在这种情况下，也可以通过布置密度较小的第二缓冲膜122而抑制或防止氢气(H₂)流入到半导体图案131的沟道区域131c。因此，可以抑制或防止所述沟道区域131c的短路(Short)，并且可以抑制或防止第二晶体管TR2的开关特性不良。

虽然根据本实施例的缓冲层120_5被描述为不包括第一缓冲膜121(参照图20)的情形，但并不局限于此，也可以不包括第一缓冲膜121(参照图20)及第二缓冲膜122中的至少任一个。

图22是根据又一实施例的显示装置的剖视图。

参照图22，根据本实施例的显示装置1_6与图4的实施例之间的差异在于缓冲层120_6的第二缓冲膜122_6仅布置于一部分区域。

具体而言，根据本实施例的缓冲层120_6可以包括第一缓冲膜121、第二缓冲膜122_6及第三缓冲膜123。差异在于，第一缓冲膜121和第三缓冲膜123遍布于阻挡层102的整个区域而布置，而第二缓冲膜122_6仅布置于一部分区域。第二缓冲膜122_6可以至少与半导体图案131的沟道区域131c重叠。

例如，第二缓冲膜122_6可以形成为与半导体图案131的平面上的形状实质上相同的图案，但并不局限于此。半导体图案131及下部阻光图案111的整个区域可以与第二缓冲膜122_6重叠。

在这种情况下，也可以通过布置密度较小的第二缓冲膜122_6而抑制或防止氢气(H₂)流入到半导体图案131的沟道区域131c。因此，可以抑制或防止所述沟道区域131c的短路(Short)，并且可以抑制或防止第二晶体管TR2的开关特性不良。并且，通过仅在一部分区域布置第二缓冲膜122_6，可以最小化形成第二缓冲膜122_6的材料，从而可以减少工艺成本。

以上，虽然参照附图对本发明的实施例进行了说明，但是在本发明所属技术领域中具有普通知识的技术人员能够理解，在不改变本发明的技术思想或必要特征的前提下能够实施为其他具体形态。因此，以上描述的实施例应当在所有方面均被理解为示例性的，而并非限定性的。